verilog

要理解verilog语言的执行顺序！它是按块并行执行的！相当于一个个硬件块同时执行！
1.wire和reg类型区别
reg是寄存器类型，可以储存，可用于时序逻辑。时序逻辑简单理解就是有clock信号，比如上升沿有效这种。在过程块中被赋值的变量必须用reg型，与是否组合无关；wire只用于组合逻辑，在未声明情况下，默认为wire类型。wire类型常用来表示用assign语句赋值的组合逻辑信号
2.<=和=区别
<=一般用于时序逻辑,=一般用于组合逻辑。
3.verilog和c执行顺序区别
Verilog是并行执行的，因为它的每个语句是一个个块，这些块之间是互不干扰的，只有停电后才会停止。C是顺序执行的，执行到代码末尾停止运行。
4.parameter
类似于#define，用于定义常量
5.&&与&
&&即与，一般用于1比特；&即按位与，用于多bite。
6.阻塞赋值与非阻塞赋值
非阻塞赋值：同时执行，<=
如：always@(....)
	begin
	b<=a;
	c<=b;
	end
	那么如果a是1，b是2，c是3
	那么结果变成a是1，b是1，c是2
阻塞赋值：顺序执行，=
如always@(....)
	begin
	b<=a;
	c<=b;
	end
	那么如果a是1，b是2，c是3
	那么结果变成a是1，b是1，c是1
7.连续赋值语句与过程赋值语句
连续赋值语句，如assign，常用于对wire型变量赋值，assign左边必须是wire类型
过程赋值语句，就非阻塞赋值和阻塞赋值两种方式，常用于对reg型变量赋值。always里面赋值左边必须用reg类型。
8.if-else
写了if一定要写else，不然没写的else会默认保持原值，并且变为锁存器类型，不好。
case也是，最好加上default。
9.边沿触发与电平触发
边沿触发一律使用<=
电平触发一律使=