【Verilog HDL数字电路设计】【笔记】组合逻辑电路

组合逻辑电路

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组合逻辑电路概述

逻辑功能特点：电路在任何时刻的输出状态只取决于该时刻的输入状态
基本特征：

• 电路由逻辑门电路组成
• 输入，输出至今没有反馈延迟电路
• 不包含记忆性元件

组合逻辑电路分析

组合逻辑电路分析方法

步骤：

• 根据给定逻辑电路图，从电路的输入端开始逐级分析，写出输出端的逻辑函数表达式
• 对写出的输出逻辑函数进行化简
• 列出真值表
• 分析真值表，确定电路的逻辑功能

组合逻辑电路设计

用中小规模集成电路设计组合逻辑电路

组合逻辑电路的设计与分析过程是一个相反的工作

小规模器件设计组合逻辑电路的方法

步骤：

• 进行逻辑抽象
• 列出真值表
• 写出输出的逻辑表达式
• 化简
• 画出逻辑电路图

中规模器件设计组合逻辑电路的方法

用Verilog HDL设计组合逻辑电路的方法

门级结构描述模块

调用Verilog HDL语言中内置的基本门元件描述逻辑图中的元件以及各元件之间的连接关系

12个基本门元件关键字

门类型	功能说明	门类型	功能说明
and	多输入端的与门	nand	多输入端的与非门
or	多输入端的或门	nor	多输入端或非门
xor	多输入端的异或门	xnor	多输入端的异或非门
buf	多输入端的缓冲器	not	多输入端的反向器
bufif1	控制信号高电平的三态缓冲器	notif1	控制信号高电平的三态反向器
bufif0	控制信号低电平的三态缓冲器	notif0	控制信号低电平的三态反向器

基本门类型：多输入门，多输出门和三态门

• 多输入门
  特点：只允许一个输出，但可以有多个输入
• 多输出门
  特点：只允许一个输入，但可以有多个输出
• 三态门
  特点：一个输出，一个数据输入，一个控制输入，如果输入控制信号无效，则三态门输出为高阻态

注意：各门级元件的输出，输入必须为wire型**的变量

行为描述模块

对组合逻辑电路的功能和算法进行描述

• assign语句
  assign语句只能对wire型变量进行赋值
• always语句
  规则：
  • 在敏感列表中使用电平敏感事件，不要使用边沿敏感事件
  • 使用阻塞赋值
  • 不要在一个以上的always块中为同一个变量赋值
  • 变量必须定义为寄存器型

常用组合逻辑电路

加法器

加法器是进行算术运算的基本单元电路

加法器工作原理及实现

• 1位全加器

1位全加器是实现两个1位二进制数加法运算的电路，是构成算术运算电路的基本单元

“全加”的含义是计算时考虑来自低位的进位信息

真值表与逻辑电路图 PPT 87页

Verilog设计与仿真

//1位全加器模块及其调用
module UseAdderFull (A, B, C0, S, C1);	//顶层模块
	input A, B, C0;
	output S, C1;
	AdderFull u1(.ia(a), .ib(B), .ic(C0), .os(S), .oc(C1) );
endmodule

module AdderFull (ia, ib, ic, os, oc);	//1位全加器模块
	input ia, ib, ic;
	output os, oc;
	assign {
   oc, os} = ia, ib, ic;
endmodule

• 4位全加器

4位加法器可以用四片1位全加器构成
逻辑电路图 PPT 95页

Verilog设计与仿真

//4位全加器模块及其调用
module UseAdderFull4(A,B,S,C);
	input<