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原创 2020.3.11
@关于学习verilong HDL 记录(2020.3.11) 关于学习verilong HDL 记录 1.verlog HDL(程序) module和endmodule组成 2.verlog HDL(源文件) 一个顶层模块+子模块 例如: module block(a,b,c,d);//端口定义 input a,b,c; //I/O说明 output d; //I/O说明 wire ...
2020-03-11 17:31:33 314
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