FG的博客

一般xilinx官方的bd中涉及的总线，都会可以直接映射的选，如果是自己定义的总线协议，也可以增加自定义。想把连接ram的端口绑定在一起，这样在BD中连线时，就不用一根根的拉线，就可以一个总线搞定。在文件工程目录下，自建一个文件夹，里面放上需要封装的verilog文件。支持单个文件的封装、整个工程的封装，这里用单个文件举例。因此自定义IP核的地方，也要把这个属性设置一下。选择第三个，指定路径封装，找到文件所在目录。这里自动验证一下，发现有一个严重警告。取个名，选择封装IP的路径。全选中，右键，添加总线。

了解了总体框架后，可以对筛选出的，和数据交互有关的总线进行进一步学习，到这一步，就可以借鉴一些网络分享的琐碎知识点（当然也要结合UG585）RegOffset是地址偏移量，也就是在基地址的肩膀上，偏移多少个寄存器，注意，AXI总线是字节寻址的，映射地址时，按照4字节寻址。：注意总线颜色是AXI 32bit总线，PS和PL之间，共4个GP接口，每个方向各有两个，能实现双向的数据传输，和数据交互有关。：加速器一致性端口，PL端可以直接访问PS的缓存，提供缓存一致性访问，实现低延迟数据传输，和数据交互有关。

AXI-Stream是两个连接在一起的器件进行数据交换的标准协议，他是点对点协议，连接一个发送端和一个接收端。1、数据字节：包含有效信息的数据字节，数据字节在源端和目的端之间传输2、位置字节：指示数据流中数据字节的相对位置，一个占位符，它不包含在源端和目的端之间传输的任何相关数据值。3、空字节：不包含上述两种字节意义的第三种字节。1、Transfer：AXI-Stream协议中的一次数据传输。一次TVALID和TREADY的握手，就是一次transfer。

AWID：写地址ID，这个信号是写地址组的标识标签。实际上，每个传输通道都有一个自己的ID。AWADDR：写地址，该地址给出了写突发事务中第一次传输的地址。AXI协议是基于突发的，主机驱动控制信息和事务中第一个字节的地址传输到从机，从而开始突发。随着突发的进行，从机必须计算突发中后续传输的地址。突发不能跨越4KB的地址边界。AWLEN：突发长度，给出了突发中传输的确切数量。AXI4对INCR突发模式支持1-256次传输，对所有其他突发模式支持1-16次传输，这里所说的突发模式，在下面展开。

举例，4分频时，1个输出时钟周期内，有4个输入时钟，按照50%的占空比算，输出时钟需要在4/2=2个时钟周期处翻转。这里clk2的变化是根据下降沿来的，数据稳定，建立时间、保持时间都能满足，所以在时钟沿立即就能变化，不会出现打一拍的现象。更具一般性的，4分频计数两个数，2N分频计数2N>>1个数，又由于计数器从0开始，则有：(2N>>1)-1 通式。最简单的，二分频时，直接把输入时钟加到D触发器上，输出端Q取反后，接回输入D端，就可以了。通常情况下，偶数倍分频器，可以借助计数器实现。两种而已，图示如下。

信号处理中，实现数据对齐时，常常对单bit或多bit信号进行打拍操作，这个可以通过移位寄存器实现，SLICEM中的SRL即为移位寄存器。这里主要记录下不同写法的效果。

所有的传输突发长度均为1所有的数据访问都使用数据总线的全宽度（只能是32-bitsZ或64-bits）所有的访问都是不可修改的，不可缓冲的不支持独占访问从机代码可以使用Xlinx官方提供的自定义IP自动化产生芯片型号XC7Z020CLG400-1，Vivado2018.3创建 Block Design —> Tools —>Create and Package New IP按照所需配置选好，在Block Design中找到IP。

【BUG记录】Xilinx复数乘法器、乘法器IP核，在modelsim仿真时，出现一个时钟内先算错，再算对的情况

在modelsim仿真时，总会对设计中的一个模块进行反复仿真。因此可以通过编写do文件的方式，简化上述步骤。官方说明书，应有尽有。

如上图，复位信号拉低后，经过1clk后，写使能拉高，数据开始写入FIFO，再经过2clk，wr_count开始计数，empty信号拉低后，rd_cout信号开始计数，但是注意光标时间，wr_count和rd_count两个信号并不是和clk时钟信号对齐的。至此，Overview看了个大概，总结来说，该章中主要介绍IP核的应用场景、适配性等问题，并会给出IP核接口的详细说明，还会有简略的时序图说明接口之间的关系，力求全面总体，后面的章节一定是对ch1中提到的多有功能做出系统的详细的说明。（是否使用前者更好？

总共的块RAM资源，用Block RAM/FIFO w/ ECC (36 Kb each) * 36就是。：切片，7系列中，一个Slice里有4个6输入LUT，3个多路选择器 ，1个快速进位链，和8个触发器。剩下的资源都是封装，尺寸，厚度，IO数和对应封装所具有的（GTP收发器），也就是说，Logic Cell的数量为LUT数量的1.6倍。：速度等级，数越小，速度越高，性能越好，带L的表示低功耗。：块RAM资源的个数，每个36Kb。：最大分布式RAM资源，Kb单位。：逻辑单元，对于7系列来说，

同步、异步复位的概念是重要的基础内容，需对其有较清晰的认识，才能在复位电路的设计时得心应手，本文基于前辈分享，结合自己的理解，浅谈亚稳态、复位电路等相关内容。首先需要明确的是，。复位的目标是将寄存器、RAM等单元恢复初始状态，重点应该在于这些单元的变成初始状态，所以同步、异步实际上说的是。不要理解为：复位信号和时钟之间的关系。

FPGA基础笔记2——关于逻辑级数

FPGA基础笔记1——FPGA板载资源