FPGA上板项目（四）——FIFO测试

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实验内容

• 理解 FIFO 原理
• 调用 FIFO IP 核完成数据读写

实验原理

• FIFO：First In First Out，先入先出式数据缓冲器，用来实现数据先入先出的读写方式。可分类为同步 FIFO 和异步 FIFO，读写时钟相同即为同步 FIFO，读写时钟不同即为异步 FIFO。
• FIFO 框图：

• FIFO 端口定义与说明：

写端口	说明	读端口	说明
wr_clk	写时钟	rd_clk	读时钟
wr_en	写使能	rd_en	读使能
din	写入的数据	dout	读出的数据
full	满信号	empty	空信号
almost_full	将满信号	almost_empty	将空信号
prog_full	可配置满信号	prog_empty	可配置空信号

full：当 FIFO 已满时，满信号输出高电平，此时的写入操作失效。
almost_full：当 FIFO 差一个数据即满时，将满信号输出高电平，此时只可再进行一次写入操作。
prog_full：用户可自定义阈值，若 FIFO 存储的数据量超过阈值，可配置满信号输出高电平。

FIFO IP 核

• 添加 FIFO Generator IP 核：IP Catalog -> FIFO Generator
• Basic 界面
  • Fifo Implementation：用来设置同步/异步，以及使用的资源，常用为 Independent Clocks Block RAM
  • Synchronization Stages：跨时钟域逻辑的同步器级数，保持默认即可。数值 2 代表，empty 信号会在 FIFO 成功写入数据后的 2 个读时钟周期后拉低。

• Native Ports 界面
  • Read Mode：Standard FIFO 标准模式，输出数据延迟读使能一拍，First Word Fall Through 预读模式，输出数据与读使能同步。
  • Data Port Parameters：调整数据位宽和深度
  • ECC：数据校验时开启，这里默认不开启
  • Output Registers：输出寄存器，可以改善 FIFO 时序，但输出会延迟一拍
  • Initialization：设置复位信号，Enable Reset Synchronization 启用同步复位
  • Enable Safety Circuit：启用安全电路，复位信号至少要保持八个时钟周期（以慢时钟为准）的有效，且在复位后至少要经过六十个时钟周期（以慢时钟为准）后，才能对 FIFO 进行写数据操作。
  • 其余保持默认，最后会统计出输出延迟 Read Latency

• Status Flags 界面：可配置标志位信号，有需求时启用
• Data Counts 界面：可配置读写数据计数，有需求时启用

时序绘制

• 实验按照异步 FIFO 进行设计，使用 100MHz 时钟信号作为写时钟，50MHz 时钟信号作为读时钟。
• 复位后，由于安全电路的存在，慢时钟（读时钟）计数六十拍后才可启动 FIFO，启动后将标志位 state 信号拉高。
• 启动后，若 FIFO 未满，即 full 信号为低电平时，则拉高 wr_en，开始写数据；启动后，若 FIFO 不空，即 empty 信号为低电平，则拉高 rd_en，开始读数据。

仿真结果

• 当 start_cnt 计数到 60 后，state 标志位置一，开始启动 FIFO
• 当 wr_en 置高，FIFO 开始写入数据，当 rd_en 置高，FIFO 开始读出数据，输出的数据延迟 rd_en 一拍

• 当 FIFO 存满时，full 信号被拉高，等待数据被读取后， full 信号被拉低，即可再次写入数据

综合实现

添加管脚和时序约束后，run synthesis 以及 run implementation，具体步骤可参考：FPGA上板项目（一）——点灯熟悉完整开发流程、ILA在线调试

上板测试

上板测试结果如下：