Quartus 联合 ModelSim 仿真 IP 核(RAM) 本文主要介绍如何在包含 IP 核的 Quartus 项目中使用 Modelsim 进行仿真，本文基于 RAM IP 核，其他 IP 核类似。
使用光线投影算法（Ray Casting Algorithm，RCA）解决PiP问题（判断点是否在多边形内部） PiP（point-in-polygon）问题是指判断点是否在多边形内部，这是地理信息系统 (Geographic Information System，GIS) 的基本操作。点是否在多边形内部，肉眼上很容易判断，但是使用算法来解决却不是很简单。本文介绍了一种解决PiP问题的算法，并给出了其Python代码实现。
Linux下NC Verilog的基本使用教程 NC Verilog是Cadence公司开发的Verilog仿真工具，用于验证和调试HDL设计。本文主要对Linux下NC Verilog的基本使用进行了一个简单的介绍
论文阅读 Implementation of precise interrupts in pipelined processors 如果保存的进程状态与程序执行的顺序模型（其中一条指令在下一条指令开始之前完成）相对应，则中断是精确的。在流水线处理器中，精确的中断是很难实现的，因为一条指令可能在前面指令完成之前就被启动。本文讨论了五种解决方案。
2-1VerilogHDL可综合描述原则，常见语法描述对应的硬件电路结构 逻辑综合是ASIC半定制设计流程的一个阶段，用于将基于HDL的行为描述（RTL级层次）转化和优化为纯粹的结构描述（门级网表）：设计在电路级（晶体管级）进行，版图中每个器件和连线都是人工设计的，以期获得最小的芯片尺寸和最佳性能（速度、功耗）：是一种约束性设计方式，能简化设计/缩短设计周期，降低设计成本，提高设计正确率，按照逻辑实现方式的不同，可以分为门阵列法、标准单元法和可编程逻辑电路法。
FPGA原理介绍 (CLB, LUT, 进位链, 存储元素, RAM) 本文首先对 ASIC 和 FPGA 进行了一个对比，然后介绍了 FPGA 的基本结构，最后解释了 FPGA 实现可编程的基本原理。
AXI4协议之AXI4-Full接口详解及实战 本文首先对AXI4总线协议进行了一个简单的介绍，然后使用vivado提供的模板创建了一个AXI4-Full Slave的接口，并生成了一个具有Master和Slave的代码实例，阅读该示例代码，进行修改后用于自己的项目。
AXI4协议之AXI4-Lite接口详解及实战 本文首先对AXI4总线协议进行了一个简单的介绍，然后使用vivado提供的模板创建了一个AXI4-Lite Master的接口，并生成了一个具有Master和Slave的代码实例，阅读该示例代码，进行修改后用于自己的项目。
Xilinx IP核 Block Memory Generator v8.4 的使用 本文主要介绍如何使用并初始化 Xilinx 提供的IP核 Block Memory Generator v8.4`，为了确保成功初始化，还对其进行了一个简单的仿真，更多细节请参考官方手册。
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