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琅中之嶹
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Verilog HDL 快速入门FPGA超级干货第三季
废话不多说,上菜,干饭 文章目录Verilog HDL 快速入门FPGA超级干货第三季1. 操作数1.1 常数1.2 参数1.3 线网1.4 寄存器1.5 位选择1.6 部分选择1.7 存储器单元1.8 函数调用2. 操作符2.1 算术操作符2.1.1 算术操作结果的长度2.1.1 无符号数和有符号数2.2 关系操作符2.3 相等关系操作符2.4 逻辑操作符2.5 按位操作符2.6 归约操作符2.7 移位操作符2.8 条件操作符2.9 连接和复制操作3. 表达式种类Verilog HDL ..原创 2021-10-12 21:32:08 · 127 阅读 · 0 评论 -
Verilog HDL 快速入门FPGA超级干货第二季
系列文章目录提示:这里可以添加系列文章的所有文章的目录,目录需要自己手动添加例如:第一章 Python 机器学习入门之pandas的使用提示:写完文章后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录系列文章目录前言一、pandas是什么?二、使用步骤1.引入库2.读入数据总结前言提示:这里可以添加本文要记录的大概内容:例如:随着人工智能的不断发展,机器学习这门技术也越来越重要,很多人都开启了学习机器学习,本文就介绍了机器学习的基础内容。提示:以下是本篇文章正文内容,下面案例原创 2021-10-12 11:34:47 · 118 阅读 · 0 评论 -
Verilog HDL 快速入门FPGA超级干货第一季
废话不多说,直接上菜,干饭目录一、Verilog HDL1.模块2.时延3.数据流描述方式4.行为描述方式总结一、Verilog HDL1.模块 设计的数据流行为使用连续赋值语句进行描述 ; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。 说明部分用于定义不同的项,例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方;但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。建模一个半加器电路的模块的简单实例module Ha原创 2021-10-10 13:11:17 · 6506 阅读 · 0 评论 -
verilog阻塞非阻塞赋值在always语句
测试文件module zuseorno( input clk, input rst_n, output reg a, output reg b, output reg c, output reg d, output reg aa, output reg bb, output reg cc, output reg dd );always @(posedge clk or negedge rst_n)begin if(rst_n == 'b0)begi原创 2021-10-08 21:29:07 · 433 阅读 · 0 评论 -
阻塞赋值和非阻塞赋值的区别
阻塞赋值:往往与触发沿没有关系,只与输入电平的变化有关系。它的操作可以认为是只有一个步骤的操作,即计算赋值号右边的语句并更新赋值号左边的语句,此时不允许有来自任何其他 verilog语句的干扰,直到现行的赋值完成,才允许下一条的赋值语句的执行。串行块( begin-end)中,各条阻塞赋值语句将以它们在顺序块中的排列次序依次执行。代码如下:a = 1; b = 2; c = 3;begin a = b + 1; //① b = a + 2; //② c = a - 1; //③en原创 2021-09-06 20:04:59 · 954 阅读 · 0 评论 -
ModelSim-Altera 10.1d 波形的仿真与分析步骤(笔记)
ModelSim仿真目录ModelSim仿真前言一、步骤总结前言ModelSim仿真测试步骤教程提示:以下是本篇文章内容,下面案例可供参考一、步骤1、双击打开ModelSim-Altera 10.1d,如下界面:2、打开菜单栏上的“simulate”---->“start simulation”,根据下图所示依次点击,点击ok出现下下一个界面:4、打开菜单栏上的 “view” ---->”object“,会显示以下窗口:5、点击“rst_n”,呈现白色状态,原创 2021-08-30 23:24:02 · 893 阅读 · 3 评论