千歌叹尽执夏的博客

大学里面，总有很多课程，很浪费时间，学了没点用处，问过老师，为什么信号完整性，示波器使用等课程不开呢，这种是对工作真实有帮助的？ 老师：因为老师可能也不会。💇 💇 💇 您可能都熟悉 DDRx 计算机 RAM（其中 x 是一代）。我想从 SI （Signal Integrity） 的角度和跟踪此接口的原理来告诉您。 阅读各种 CLU、FPGA、DSP、ASIC 的文档，您可以看到许多不同的建议，即所谓的“经验法则”，用于跟踪 DDR3/4 SDRAM（双倍

虽然，三星在设计跟量产上，早于其他家存储产商，但是镁光后来居上了，是业界首家支持全速 LPDDR5 的供应商，并且开发者在做开发的时候，也是用美光颗粒比较多，所以这里就先以美光的仿真模型为主进行仿真。本工程为美光官方工程，支持Modelsim、VCS、ncverilog三种仿真器仿真。模型破解过，为完整system-verilog代码。

这一节对Litedram AXI读写DDR进行一些ILA波形的补充。（这一节都是干货，调试记录很枯燥无味，建议想深入了解Litedram并且有在调试的朋友可以阅读，想走马观花的，可以划走）

对AXI接口的Litedram进行板级验证，并解答仿真中DDR3模型初始化失败原因。FPGA型号：xc7a35tcsg324-1；DDR3型号：MT41K128M16；开发软件：Vivado 2019.2。

本文详细介绍了DFi™频比系统中的DDR MC相位编码算法。它面向有兴趣了解 DDR MC 如何在特定相位总线中对 PHY 时序信息进行编码的技术受众。请参阅 DFi™ 3.1 规范，了解有关频率比系统的完整详细信息。

Litedram DDR控制器AXI接口，完成仿真（使用vivado和modelsim联调），附带程序

上一篇文章：LiteDram仿真验证（一）：安装、配置及导出Verilog，上一篇文章，在搭建好环境，导出Litedram_core.v文件后，原本计划是使用镁光的DDR3模型在Vivado或Modelsim上对这个内核进行仿真。 但是，用AXI接到内核的AXI用户接口，对模型进行testbench仿真，发现，DDR3一直无法完成初始化(即init_done，一直没有被拉高），于是乎，我查阅了GitHub项目中多个讨论。

因为项目，需要对DDR做一个软核控制器，物色了Litex项目的外设：Litedram。网上现有的教程，基本都是验整个Litex，因为缺少单独验证Litedram的资料，踩了不少坑，这里介绍一下单独验证Litedram的流程，本小节，只讲安装、配置及导出litedram_core.v文件，后续章节，再补充GTKWave仿真波形等。