DDR控制器设计
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千歌叹尽执夏
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Litedram仿真验证(三):AXI接口完成仿真(FPGA/Modelsim)
Litedram DDR控制器AXI接口,完成仿真(使用vivado和modelsim联调),附带程序原创 2023-07-16 21:44:36 · 658 阅读 · 3 评论 -
LiteDram仿真验证(一):安装、配置及导出Verilog
因为项目,需要对DDR做一个软核控制器,物色了Litex项目的外设:Litedram。网上现有的教程,基本都是验整个Litex,因为缺少单独验证Litedram的资料,踩了不少坑,这里介绍一下单独验证Litedram的流程,本小节,只讲安装、配置及导出litedram_core.v文件,后续章节,再补充GTKWave仿真波形等。原创 2023-03-02 18:04:58 · 1308 阅读 · 0 评论 -
LiteDram仿真验证(二):仿真中,DDR3初始化问题
上一篇文章:LiteDram仿真验证(一):安装、配置及导出Verilog,上一篇文章,在搭建好环境,导出Litedram_core.v文件后,原本计划是使用镁光的DDR3模型在Vivado或Modelsim上对这个内核进行仿真。 但是,用AXI接到内核的AXI用户接口,对模型进行testbench仿真,发现,DDR3一直无法完成初始化(即init_done,一直没有被拉高),于是乎,我查阅了GitHub项目中多个讨论。原创 2023-06-03 17:51:32 · 1760 阅读 · 3 评论 -
DFi频率比系统中 DDR 控制器的行为模型
本文详细介绍了DFi™频比系统中的DDR MC相位编码算法。它面向有兴趣了解 DDR MC 如何在特定相位总线中对 PHY 时序信息进行编码的技术受众。请参阅 DFi™ 3.1 规范,了解有关频率比系统的完整详细信息。原创 2024-01-20 15:56:06 · 1250 阅读 · 0 评论