vivado进行纯block design slice资源不够（慢慢更新）

已于 2022-03-21 19:42:05 修改
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分类专栏： ZYNQ开发 资源优化 vivado 文章标签： fpga开发
于 2022-03-21 19:36:27 首次发布
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本文链接：https://blog.csdn.net/weixin_46568412/article/details/123639658
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设计的PS和PL交互的block design生成bitstream时报错

报错信息如下：

问题：slice差的不多，但是查询网上信息说多是代码优化，没找到对BD的优化。其中有个提出异步变同步，删除不必要复位来节省资源，但自定义IP核genintr3ms05ms已经达到其说明的最优情况，且在咨询老师后得知代码优化减少的资源量很少。

解决方案：去掉block design中ILA模块，另外添加ILA的IP核，例化进AXIregList少看几个信号

重新调整后资源量

参考：

代码优化：删除复位对FPGA资源优化影响_Rddd的博客-CSDN博客

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