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原创 FIFO小总结
在系统设计时,包含很多工作在不同时钟频率下的元件,如处理器、外设等,可能有自己的时钟振荡器,不同模块处理速度有快有慢,但是每个模块各自时钟不间歇,如果模块之间有数据交互,会造成计算紊乱,这也就是跨时钟域要解决的问题,当数据量很大,数据传输速率要求高,需要匹配不同传输速率的系统时,FIFO是处理此类问题的优解。这个问题肯定会发生,基本无法解决,但是不会对读取数据产生影响,因为同步写指针到读域时,写指针还在按自己的时钟递增,读域采到的写指针数值肯定不会大于此刻写域的写指针。则此时FIFO写满。
2023-10-12 15:25:20 708
原创 并行数据流转换成一种特殊串行数据流模块设计
为了满足“在scl为高电平的前提下.......sda所传输的数据必须在scl为低电平时变化”这一协议要求,状态机是在。en信号拉高,新数据产生,此时状态机切换到START状态,此状态下将sda由高拉低,表示可以传输数据了;:data为待传输4位并行数据,sclk为系统时钟,ack(en)为产生新数据使能信号,scl为根据sclk分频得到的时钟,sda为串行数据,outhigh高电平结果。:将串行数据复原为4位并行数据,并且根据并行数据的值,输出相应的高电平,即若数据为1,则第一条线路为0;
2023-04-14 20:04:07 478 1
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