VHDL实验三：时序逻辑电路设计与验证

一、实验目的

1.学会使用Quartus II，进一步熟悉使用Quartus II进行FPGA开发的流程，掌握文本输入方法

2．学会 if_else 语句和 case 语句的使用方法。

3．学会 Quartus II 调用 modelsim 仿真方法

二、实验步骤

在老师的指导下，打开 Quartus II,利用 verilog 文本输入方法，完成上述描述的逻辑电路的输入、 编译、仿真和下载。并观察其在 DE2 平台上的实现情况。步骤如下：

(1).在文本文档中写出 verilog 代码，在另外一个文本文档中写出 testbench 测试代码。

(2).建立工程，选择硬件，选择仿真工具为 modelsim-altera，创建 Verilog 文件，进行文本输入。

(3).编译和分配引脚。(从 excel 中正确选择要使用的引脚，并输入)

(4).新建 testbench