跨时钟域信号同步的解决办法

跨时钟域信号同步的解决办法以及亚稳态概念的名词解释：
首先我们先搞清楚一个名词概念:亚稳态。
同步逻辑，异步逻辑，建立时间，保持时间这几个概念也尤为重要，我个人觉得其实FPGA的很多概念都是层层嵌套的，一个名词解释也会引入更多的名词解释。
同步逻辑：在一个模块中时钟与时钟之间有固定的相位关系，或者说时钟特征是可预测的被称为同步逻辑。
异步逻辑：在一个模块中时钟与时钟之间没有固定的相位关系，也就是时钟特征是不可预测的称为异步逻辑。
建立时间：时钟上升沿到来之前数据所要保持稳定的时间，
保持时间：时钟上升沿到来之后数据所要保持稳定的时间。
时钟上升沿来之前保持的一个最小时间就是寄存器的建立时间Tsu以及时钟上升沿之后保持的一个最短时间，寄存器保持时间Th，寄存器得经过一段时间的延迟Tco 之后输出才有效，如果信号违反了Tsu以及Th的要求，寄存器的输出很可能进入亚稳态状态
所以建立时间，保持时间，延迟时间这三者不能混淆。
为什么跨时钟域要进行数据同步，就是因为亚稳态的问题，所以说解决跨时钟域的问题实质上就是亚稳态的问题，那么咱们就说一下解决跨时钟域的和亚稳态的办法。
这种解决办法也是分情况的，有单比特的多比特的两种情况
对于单比特的最简单的办法就是打两拍，就是所谓的两级DFF
1、有关系的时钟之间传单bit数据，理论上只需要源数据保持足够长的时间（clk2的两个周期）即可；
2、无关系的时钟之间传单bit数据，必须要使用同步器；
3、不管有无关系的时钟进行单bit传输，脉冲同步器都可以解决这个问题；
4、多bit传输只能使用握手机制