FPGA中verilog中的边沿采样（上升沿，下降沿，双边沿）

FPGA中的信号采集到上升沿，下降沿，以及双边沿，采集的时候其实就是延迟了两拍采集到信号的边沿，这样的信号更加准确，我是这样理解的，而且最好是延迟两拍，想延迟几拍就定义几个DFF，话不多说，直接上
上面的图片就很直观的看出信号经过两次寄存器输出分别经过不用的门电路最终得到不同的边沿，在这里记录一下最后信号的输出不同方式：
1，上升沿：倒数第二个触发器和最后一级取反触发器相与输出。
2，下降沿：倒数第二个取反触发器和最后一级触发器相与输出。
3，双边沿：最后两级DFF相异或得到。
接下来我我们看一下代码：
仿真代码：
以上就是本人这个小工程的代码。再看一下波形图就会更加容易理解。

以上即是我对边沿采样一些拙见，在这里记录自己学习心得，方便自己查阅。