biaobiao_hust-CSDN博客

原创低功耗设计——DVFS

现在，为了延长便携式设备（如手机、MP3、多媒体播放器、笔记本电脑等）的电池寿命，芯片厂商们正在绞尽脑汁开发新的节电技术。简单地说，这些节电技术可以分为两类——动态技术和静态技术。静态技术包括不同的低功耗模式，芯片内部不同组件的时钟或电源的按需开关等。动态技术则是根据芯片所运行的应用程序对计算能力的不同需要，动态调节芯片的运行频率和电压（对于同一芯片，频率越高，需要的电压也越高），从而达到节能的目的。

2024-02-22 11:44:55 2922

原创锁相环PLL介绍

在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，。锁相环可用来从固定的低频信号生成稳定的输出高频信号等。PLL用于生成、稳定、调制、解调、过滤或从数据被中断的 "噪声 "通信通道中恢复信号。PLL是一个闭环系统，有一个控制机制来减少可能发生的任何相位误差。组成。

2024-02-20 10:25:14 1884

原创时钟芯片RTC介绍

它内置一个包括世纪、年、月、日、时、分、秒、星期的计时器，在电路中起到钟表的作用，系统可以设置和读取 FH8563 中存放的当前时间，从而对数据进行相应处理（例如计费、显示、记录等）。它内部集成了一个可编程的Alarm功能，在当前时间与Alarm设置时间一致，且对应的中断条件使能时，产生中断。

2024-02-19 18:28:22 2186

原创晶振工作原理

晶振全称是晶体振荡器，是指从一块石英晶体上按一定方位角切下薄片(简称为晶片)，石英晶体谐振器，简称为石英晶体或晶体、晶振。而在封装内部添加IC组成振荡电路的晶体元件称为晶体振荡器。其产品一般用金属外壳封装，也有用玻璃壳、陶瓷或塑料封装的。

2024-02-19 11:51:12 3021

原创 CRG设计之复位

CRG(Clock and Reset Generation，时钟复位生成模块) 模块扮演着关键角色。这个模块负责为整个系统提供稳定可靠的，同时在系统上电或出现故障时生成，确保各个模块按预期运行。简而言之，CRG模块就像是SoC系统的心脏，提供着整个系统需要的时钟和复位信号。出于时钟复位结构规范设计和DFT可控的目的，一般会把相关电路放在一个集中的模块中管理，由专门的设计人员按需求进行设计与维护。对于时钟分频、MUX、切换、DFT测试结构埋入等等，均在模块内部实现。复位类似。

2024-01-29 18:37:36 2044

原创 CRG设计之时钟

片上时钟控制器(On-chip Clock Controllers ，OCC)，也称为扫描时钟控制器(Scan Clock Controllers，SCC)。OCC 是插在SoC上的逻辑电路。用来做DFT测试，基本原理是在 scan shift 模式下，选通慢速的ATE 时钟，load 或 unload 扫描链；在 capture 模式下，对 free-running PLL clock 过滤筛选出 lauch 和 capture clock 进行at-speed 测试。

2024-01-29 18:37:17 2708

原创 ARM 400系列控制器IP简介

GIC-400是一个高性能、区域优化的，具有高级微控制器总线架构（AMBA）高级可扩展接口（AXI）接口。它在片上系统（SoC）配置中。你可以对GIC-400进行配置，以便为你的预期应用提供所需的最佳功能、性能和门数量。我们可以在最多有八个处理器的多处理器系统中使用GIC-400。GIC-400 支持并非每个处理器都实现了 ARM 安全扩展或 ARM 虚拟化扩展的系统。在这种情况下，每个处理器只使用它所知道的功能。有关信息，请参阅 ARM 通用中断控制器V3/V4架构规范。

2024-01-25 16:40:26 1643

原创 NIC400简介

CoreLink NIC-400（Network Inter Connect）网络互连是高度可配置的，能够创建一个完整的高性能、优化和符合AMBA标准的网络基础设施。CoreLink NIC-400网络互连有许多可能的配置。它们的范围从单一的桥接组件，例如AHB到AXI协议转换桥，到由多达128个主站和64个AMBA协议的从站组成的复杂互连。我们可以把它看作是芯片内部的连接器。NIC-400的配置可以由多个交换机组成，有许多拓扑结构选项。

2024-01-24 18:36:14 1213

原创 TCM介绍

是一个固定大小的RAM，紧密地耦合在处理器内核，。因为程序可完全控制紧致内存，因而比统计复用的cache有更好的可预测性。目的是通过这一快速的存储区，一方面提高某些关键代码(如中断处理函数)的性能，另方面使存储访问延迟保持一致，这是实时性应用所要求的。当然TCM永远不会被踢出主存储器，因此，他会有一个被用户预设的性能，而不是象cache那样是统计特性的性能提高。、或者只是(编解码功能)。随着cache大小的增加以及总线性能的规模，TCM将会变得越来越不重要，但是他提供了一个让你权衡的机会。

2024-01-24 18:20:33 1862 1

原创 NOC CCN NIC CCI总线

他们各有特点，适合不同场景。一般手机芯片上使用交叉矩阵，网络处理器和服务器上使用环状网络，而网状拓扑也被大量应用于手机芯片。交叉矩阵连接的主从设备数量受到限制，但是效率最高，读写请求可以在1到2个周期内就直达从设备。如下图所示，这就是一个5x4的交叉矩阵：在28纳米制程上，5x4的配置下，这个总线的频率可以跑到300Mhz。如果进一步。要想进一步提高到频率，要么使用更好的工艺，要么插入寄存器，这样，读写延时就会增加。要知道处理器访问二级缓存的延迟通常也不过10多个处理器周期。

2024-01-24 17:28:29 4934 1

原创 NOC总线(2)

在NoC交换信息时，需要确定从源节点到目标节点所经过的路径，这时就需要路由算法来确定该路径。路由算法分为和两种。对于两节点之间的路径是固定的，结构简单，便于硬件实现，也便于保持传输数据的顺序，所以在NoC系统中被广泛的使用。但是静态路由算法在路径发生拥塞时，无法进行调整传输路径，降低数据传输效率。又被称为自适应路由算法，可以，动态选择路径进行通信，避免了高数据传输密度下的网络拥塞。但这种算法结构复杂，不便于实现，同时在低拥塞时电路开销大，而且问题。合理路由的算法应该解决死锁、活锁和饥饿问题。

2024-01-22 18:37:28 2127

原创 NOC总线(1)

SoC （system on chip,片上系统）通常指在单一芯片上实现的数字，总线结构是该系统的主要特征，由于其可以提供高性能的互连而被广泛运用。随着单芯片上集成的处理器核数越来越多，片上互连架构经历了从到。借鉴了分布式计算系统的通讯方式，采用和技术替代传统的总线结构，从体系结构上解决了SoC 总线结构由于地址空间有限导致的可扩展性差，分时通讯引起的通讯效率低下，以及全局时钟同步引起的功耗和面积等问题。逐渐成为片上多核间通讯的首选互连架构。在NoC 中，之间通过相连接，每一个路由节点通过。

2024-01-22 17:12:22 1997

原创 AMBA ACE

ACE是AXI Coherency Extensions的缩写。顾名思义，ACE就是AXI加上支持一致性的扩展。ACE协议提供了系统级一致性框架，系统级设计包括：1、一致性存储范围2、具有一致性扩展的存储系统器件 167173281783、系统器件之间交互的软件模型ACE协议实现通过以下扩展支持和1、五个状态缓存模型，指明了Cache line的状态，决定接口可以执行哪些操作2、扩展了AXI4接口信号，提供了新的传输类型。

2024-01-19 11:20:44 1960 1

原创 AMBA CHI

CHI 旨在实现可扩展性，能够构建小型、中型或大型系统。这些系统使用多个组件，范围从处理器集群、图形处理器和内存控制器，到 I/O 桥、PCI Express（PCIe）子系统和互联本身。

2024-01-19 09:46:11 821 1

原创 ARM多核调度器DSU

从A75开始，ARM提出了一个新的多核心管理系统单元，叫做。DSU的核心功能是控制CPU内核，使其成簇Cluster使用，簇内每一个核心可以单独开关、调整频率/电压，能效表现更佳，甚至制造商是可以将不同核心以不对等的数量放到一个簇内，兼顾成本与性能。再有就是L3缓存的共享。DSU能够使用CCI、CCN或是CMN不同总线技术，把CPU与SoC里其它单元（GPU、Modem、内存）高速连接起来；

2024-01-16 17:08:00 3546 1

原创 ARM CACHE汇总

一般来讲，在core cache之间的一致性是要遵从MESI/MOESI协议的，由SCU(或DSU)硬件来执行维护该协议的。在ARM架构中，也并非所有的缓存都遵从MESI/MOESI协议，仅仅只是在一个cluster中的core cache中，才需要遵从MESI/MOESI协议。而对于不同的core，又遵从着不同的协议，具体请查略你的core TRM手册。接下来我们就来看一下MESI协议部分。首先是Modified Exclusive Shared Invalid (MESIMESI State。

2024-01-16 11:29:21 1396 1

原创 ARM DynamIQ技术简介

ARM于2017年3月发布了DynamIQ技术。DynamIQ技术是big.LITTLE技术的升级，两者均为ARM提出的异构处理技术，big.LITTLE技术已经成为了DynamIQ技术的组成部分。，要求big处理器和LITTLE处理器位于不同的cluster内，big处理器cluster和LITTLE处理器cluster通过进行数据传输，因此会不可避免地。与big.LITTLE技术不同，支持了将big处理器、LITTLE处理器和。

2024-01-15 09:33:42 1330

原创 ARM big-LITTLE技术简介

为满足在移动设备应用领域中的节能需求，ARM于2011年首次提出了big.LITTLE技术。big.LITTLE技术是一种使用两种不同ARM处理器的处理架构技术，即big处理器和LITTLE处理器，big处理器用于提供高性能，LITTLE处理器用于追求最大能效。big.LITTLE技术特别适用于功耗动态变化的手机、平板等移动设备领域；以手机为例，在游戏、高质量视频等高能耗场景，切换到big处理器进行处理，而对于文字输入、听音乐、待机等低能耗场景，切换到LITTLE处理器进行处理。

2024-01-14 21:32:26 1445 1

原创 ARM cache一致性

提高一个系统的performance，有两种办法：1) 不断提高一个core的performance手段就是不断提高freq，减小Vt，这样都会在增加power(dynamic，leakage)2) 增加processor的个数arm的big-little processor cluster采用的就是第二个办法，通过Power Gating和DVFS也尽量的减小了功耗。但是multiprocessor的另一个问题就是cache coherence的问题。针对cluster内部，arm采用。

2024-01-14 14:21:14 1184 2

原创 ARM一致性总线CMN600AE

是基于Mesh拓扑结构，对外支持AMBA CHI/ACE-LITE等接口，内部改用路由结构转发数据，并提供硬件一致性和系统缓存，还支持多芯片互联。CMN600在T16FFC上可以做到2Ghz，另外AE版本增加了车规芯片的安全功能，总线内部采用EDC检查，接口采用的奇校验。CMN-600AE具有以下特点：该网络符合功能安全标准，例如ISO 26262（汽车电子领域的功能安全标准）或IEC 61508（工业自动化领域的功能安全标准）等。

2024-01-13 12:06:34 2471 1

原创舱驾一体(2)

舱驾融合可以从硬件和软件两个不同的层面去考虑，从不同层面进行融合的概念是完全不同的，目的和作用也完全不一样。上的融合更多地是基于产品的视角，从成本和设计的维度进行考虑。在一颗SoC芯片里面做融合，才是真正意义上的硬件融合。这个时候，底层软件和通讯方式都会有本质上的改变，成本上的优势也会凸显出来。上的融合更多地是基于技术的视角，从功能的维度进行考虑。软件上的融合需要考虑怎么去改变整体软件架构设计，从而使得新的软件架构能够更加适用于舱驾融合系统。

2024-01-09 17:20:18 1118

原创舱驾一体(1)

在传统分布式架构阶段，智驾和智舱两大系统分别有各自的传感器和控制器。如智舱着重与车内环境监控，智驾着重于车外环境监控。在这种架构下，两套系统是无法真正做到数据同步处理，也无法真正实现同样的安全性要求的，也无法形成真正的数据闭环和控制融合。而随着电子电气架构继续向跨域融合演进，智能座舱芯片算力同步提升，这些主机厂紧跟大算力芯片带来的舱驾融合热度，其研发重点正在从原来的行泊一体向舱驾一体进阶。

2024-01-09 16:37:48 1214

原创 DSP基本结构和特征

在实现多媒体功能及数字信号处理的系统中，算法的实现和数字滤波都是计算密集型的应用。乘法的执行速度越快，DSP处理器的性能越高。相比与一般的处理器需要30-40个指令周期，DSP芯片的特征就是有一个专用的硬件乘法器，乘法可以在一个周期内完成。这在需要大数据量进行交换的场合可以减小CPU的开销，提高数据的吞吐率。DSP的另一特征是采用特殊的指令，专为数字信号处理中的一些常用算法优化。哈佛结构，流水线操作，专用的硬件乘法器，特殊的DSP指令再加上集成电路的优化设计，可是DSP芯片的指令周期在10ns以下。

2024-01-08 11:05:57 445

原创计算机缓存一致性问题

1个基本的CPU执行计算的过程如下：1. 程序以及数据被加载到主内存2. 指令和数据被加载到CPU的高速缓存3. CPU执行指令，把结果写到高速缓存4. 高速缓存中的数据写回主内存。

2024-01-07 18:35:51 923 1

原创缓存一致性与MESI协议Snoop操作

好了，关于CPU Cache的内容，我们介绍到这里就结束了。我们来总结一下。这一节，我们其实就讲了两块儿内容，一个是缓存一致性，另一个是MESI协议。想要实现缓存一致性，关键是要满足两点。第一个是写传播，也就是在一个CPU核心写入的内容，需要传播到其他CPU核心里。更重要的是第二点，保障事务的串行化，才能保障我们的数据是真正一致的，程序在各个不同的核心上运行的结果也是一致的。这个特性不仅在CPU缓存层面很重要，在数据库层面更加重要。之后，我介绍了基于总线嗅探机制的MESI协议。

2024-01-07 17:54:48 1141 1

原创异步FIFO设计

（和同步fifo一样）、异步fifo的接口信号，另外定义了一个内部参数：地址位宽。这些信号后面都要用到，写的时候也不必一开始就全部写全，需要用到的时候在补充。这些内部信号分别是：读（写）地址、下一个读（写）地址；写（读）地址的格雷码、下一个写（读）地址的格雷码、写（读）地址格雷码的读（写）同步；读（写）地址的格雷码的写（读）同步的二进制码。以及fifo用于读（写）所用的个数。以上这些信号将用于产生空满信号。另外还有读写有效等（用于传递给dualport_ram）。

2024-01-05 15:56:19 892

原创三分频电路设计

分别采用上升沿进行一个占空比为2/3的始终，在次用下降样设计同样的占空比，最后将两者进行相与，得到占空比为50%的三分频电路。

2024-01-05 15:39:40 810 1

原创 IC设计常用术语

Extrat RC和STA：前面逻辑综合后STA的话，用的是一个理想的时序模型（Timing Model）去做的，这个实际上并没有实际的时序信息，实际cell摆在哪里，两个cell之间的走线延时等信息都是没有的，因为这个时候还没有布局布线，两个的位置都是不确定的，自然没有这些信息。STA(Static Timing Analysis)：静态时序分析，是一种穷尽分析方法，通过对提取电路中所有路径上的延迟信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如建立时间和保持时间是否满足要求。

2023-12-23 09:12:43 1629 1

weixin_50518899的博客