fpga
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wizard_liang
这个作者很懒,什么都没留下…
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【无标题】
在rtl的subsys中找到e203_subsys_nice_core.v首先是nice接口的定义,分别是4个通道: request channel, response channel, memory request channel and memory response channelmodule e203_subsys_nice_core ( // System input nice_clk ,原创 2022-05-25 21:52:27 · 329 阅读 · 0 评论 -
浅析nice_demo.c
本人在22集创赛芯来riscv杯打酱油,分享下芯来官方的demo的理解首先导入工程,打开helloworld的例程,将application的main.c删除,用nuclei-board-labs-master中的nice_demo中的.c进行替代int main(void){ int i=100; int arr[4]={1,2,3,4}; unsigned int array[ROW_LEN][COL_LEN]= {{10,20,30},原创 2022-05-25 21:42:36 · 872 阅读 · 1 评论 -
基于Notion的Verilog HDL学习笔记(continuous updating )以及HDLBITS链接和答案
本文是我本人在寒假自学Verilog的过程总结的笔记,参考书:《Verilog HDL数字设计与综合(第二版)》刷题网站是 老石推荐的hdlbits笔记是个人总结,有可能会有纰漏,欢迎指正。原创 2022-02-17 19:50:13 · 1348 阅读 · 0 评论