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个人简介：大四微电子

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Verilog HDLBits 第二十四期：5.1 Verification :Writing Testbvenches（5.1.1-5.1.5）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第五章Circuits的学习，本期的内容是5.1 Verification :Writing Testbvenches（5.1.1-5.1.5）5.1.1 Clock(Tb/clock) 我们为您提供了一个包含以下声明的模块：module dut ( input clk ) ;编写一个testbench，创建模块dut的一个实例（任何实例名称都可以
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发布博客 2022.02.09 ·
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Verilog HDLBits 第二十三期：4.2 Build a circuit from a simulation waveform（4.2.1-4.2.10）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第四章Circuits的学习，本期的内容是Build a circuit from a simulation waveform（4.2.1-4.2.10）4.2.1 Combinational circuit 1(Sim/circuit1) 这是一个组合电路。读取仿真波形，确定电路的功能，然后实施。Solution：module top_mod.
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发布博客 2022.02.09 ·
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Verilog HDLBits 第二十二期：4.1 Finding bugs in code（4.1.1-4.1.5）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第四章Circuits的学习，本期的内容是Finding bugs in code（4.1.1-4.1.5）3.3.1 Counter with period 1000(Exams/review2015 count1k) 构建一个计数范围为0到999（含0到999）的计数器，周期为1000个周期。复位输入是同步的，应将计数器重置为0。​Soluti.
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发布博客 2022.02.08 ·
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Verilog HDLBits 第二十一期：3.3.1 Building larger circuits（3.3.1-3.3.7）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是Building larger circuits（3.3.1-3.3.7）
原创
发布博客 2022.02.08 ·
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Verilog HDLBits 第二十期：3.2.10 Finite State Machines（3.2.5.27-3.2.5.33）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是Finite State Machines有限状态机的第六小节（3.2.5.27-3.2.5.33）3.2.5.27 Q6b:FSM next-state logic(Exams/m2014 q6b) 考虑下面显示的状态机，它有一个输入W和一个输出z。​假设您希望使用三个触发器和状态代码y[3:1]=000,0.
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发布博客 2022.01.30 ·
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Verilog HDLBits 第十九期：3.2.9 Finite State Machines（3.2.5.21-3.2.5.26）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是Finite State Machines有限状态机的第五小节（3.2.5.21-3.2.5.26）3.2.5.21 Q8:Design a Mealy FSM(Exams/ece241 2013 q8) 实现一个 Mealy 型有限状态机，该状态机可识别名为 x 的输入信号上的序列"101"。您的 FSM 应具有输出信
原创
发布博客 2022.01.29 ·
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Verilog HDLBits 第十八期：3.2.8 Finite State Machines（3.2.5.14-3.2.5.20）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是Finite State Machines有限状态机的第四小节（3.2.5.14-3.2.5.20）3.2.5.14One-hot FSM(Fsm onehot) 给定以下具有一个输入和两个输出的状态机。假设该状态机使用独热编码，其中state[0]到state[9]分别对应于状态S0到S9。除非另有规定，否..
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发布博客 2022.01.28 ·
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Verilog HDLBits 第十七期：3.2.7 Finite State Machines（3.2.5.10-3.2.5.13）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是Finite State Machines有限状态机的第三小节（3.2.5.10-3.2.5.13）3.2.5.10 Lemmings1(Lemmings1)Lemmings 游戏涉及大脑相当简单的小动物。如此简单，我们将使用有限状态机对其进行建模。下面是一输入一输出四状态的摩尔状态机的状态转移表。使用以下状态编码.
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发布博客 2022.01.22 ·
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Verilog HDLBits 第十六期：3.2.6 Finite State Machines（3.2.5.5-3.2.5.9）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)失踪人口回归，这个寒假想把hdlbits刷完！从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是Finite State Machines有限状态机的第二小节（3.2.5.5-3.2.5.9）3.2.5.5 Simple FSM 1(asynchoronous reset) (Fsm1)这是一个摩尔状态机，有两种状态，单输入单输出。请实现这个状态机。请注意，复位状态为
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发布博客 2022.01.19 ·
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Verilog HDLBits 第十五期：3.2.5 Finite State Machines（3.2.5.1-3.2.5.4）

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是3.2.5 Finite State Machines有限状态机的第一小节（3.2.5.1-3.2.5.4）3.2.5.1 Simple FSM 1(asynchoronous reset) (Fsm1)这是一个摩尔状态机，有两种状态，单输入单输出。请实现这个状态机。请注意，复位状态为 B。本练习与fsm1s相似，但是.
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发布博客 2022.01.01 ·
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Verilog HDLBits 第十四期：3.2.4 More Circuits

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是3.2.4 More Circuits3.2.4.1 Rule 90(Rule90)规则很简单。有一维单元格数组（打开或关闭）。在每个时间步，每个单元格的下一个状态是该单元格的两个当前邻居的异或。表达此规则的一种更详细的方式是下表，其中单元格的下一个状态是其自身及其两个邻居的函数：（“rule90”这个名字来自阅..
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发布博客 2021.12.29 ·
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Verilog HDLBits 第十三期：3.2.3 Shift Registers

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是3.2.3 Shift Registers3.2.3.1 4-bit Shift Register(shift4)构建一个四位移位寄存器构建一个4位二进制计数器，从0到15（含）计数，周期为 16。复位输入是同步的，应将计数器复位为 0。Solution：module top_module ( i.
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发布博客 2021.12.27 ·
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Verilog HDLBits 第十二期：3.2.2 Counters

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是3.2.1 Latches and Flip-Flops3.2.2.1 Four-bit binary counter(Count15)构建一个4位二进制计数器，从0到15（含）计数，周期为 16。复位输入是同步的，应将计数器复位为 0。Solution：module top_module ( in..
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发布博客 2021.12.20 ·
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Verilog HDLBits 第十一期：3.2.1 Latches and Flip-Flops

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是3.2.1 Latches and Flip-Flops3.2.1.1 D flip-flop(Dff)D触发器是一种存储1位并在时钟信号上升沿定期更新的电路。D触发器由逻辑综合器在使用时序always块时创建。D触发器是“组合逻辑块后跟触发器”的最简单形式，其中组合逻辑部分只是一个wire信号。创建单个D触发器..
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发布博客 2021.12.14 ·
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Verilog HDLBits 第十期：3.1.4 Karnaugh Map to circuit

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是3.1.4 Karnaugh Map to circuit3.1.4.1 3-varible(Kmap1)实现下面卡诺图描述的电路。在写代码之前尝试简化卡诺图。请尝试和之积、积之和的形式。创建一个半加器，半加器将两位相加（无进位）并产生一个sum和carry out。期望的答案长度：2行Solution.
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发布博客 2021.12.11 ·
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Verilog HDLBits 第九期：3.1.3 Arithmetic Circuits

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是3.1.3Arithmetic Circuits3.1.3.1 Half adder(Hadd)创建一个半加器，半加器将两位相加（无进位）并产生一个sum和carry out。期望的答案长度：2行Solution：module top_module( input a, b, output c.
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发布博客 2021.12.08 ·
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Verilog HDLBits 第八期：3.1.2 Multiplexer

目录前言3.1.1.1Wire(Exams/m2014 q4h)Solution：3.1.1.2GND(Exams/m2014 q4i)Solution：3.1.1.3NOR(Exams/m2014 q4e)Solution：3.1.1.4Another gate(Exams/m2014 q4f)Solution：3.1.1.5Two gates(Exams/m2014 q4g)Solution：3.1.1.6 More logicgates(G...
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发布博客 2021.12.07 ·
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Verilog HDLBits 第七期：3.1.1Basic gates

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习，本期的内容是3.1.1Basic gates3.1.1.1Wire(Exams/m2014 q4h)实现以下电路：Solution：module top_module ( input in, output out); assign out = in ;endmodule简简单单的wir..
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发布博客 2021.12.02 ·
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Verilog HDLBits 第六期：2.5More Verilog Features

目录前言2.5.1Conditional temary operator(Conditional)A bit of practiceSolution：2.5.2Reductionoperator(Reduction)A bit of practiceSolution：2.5.3Reduction：Even wider gates (Gates100)Solution：2.5.4Combinational for-loop:Vector reversa...
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发布博客 2021.11.23 ·
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Verilog HDLBits 第五期：2.4Procedures

前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第二章Verilog Language的学习，本期的内容是2.4Procedures2.4.1Always blocks(combinational) (Alwaysblock1)由于数字逻辑电路是由用wire连接的逻辑门组成的，因此任何电路都可以表示为模块和赋值语句的组合。然而，有时这不是描述电路最方便的方法。always过程块提供了描述电路的另一种方法...
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发布博客 2021.11.23 ·
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