10.Verilog中的循环语句

Verilog中的循环语句和软件中的循环语句非常相似，其实就感觉一模一样，学过C的都知道，不难，可能循环的嵌套有那么一丢丢的复杂。总体不难。这里主要介绍Verilog中的循环语句
第一种while循环：
举例：
int    i;
while(i<10)begin

    i = i+1;
    #1;

end
i代表变量，当i小于10的时候就进入while循环每次i在原来的基础上+1，一直到i=10退出循环。。和软件中一样

第二种for循环：
举例：
for(int i=0;i<10;i=i+1)begin //切记Verilog中不支持i++这种语法，但是SV就支持
      i = i+1;
    #1;

end

第三种，最常用的一种，使用repeat关键字
举例：
repeat(10)@(posedge clk);
这个表示连续等待，也可以说连续重复也行，这里表示连续重复10个clk时钟的上升沿。

最后一种也是经常使用的forever关键字
举例：
forever begin


end

forever表示一直执行，从不退出一直循环下去。通常用于生成时钟等。。(always块生成时钟也可以)

循环操作时经常使用，必须会这几个。。。！！！