weixin_52531107的博客

以前bd的教程总是围绕zynq展开，普通PL也都是自己写顶层，没有直接PL生成顶层的，所以写一篇。当设计模块越来越繁多，图形化可能是唯一的选择，bd可以清楚的看清信号走向，模块划分，自动生成顶层，极大提升效率，避免错误。，先检查路径是否有中文（会导致识别不到文件），再查看待模块内部子模块是否存在（比如内部在另一个工程例化了FIFO的ip，把模块拖到当前工程时没创建IP）。创建新顶层的工作顺手就帮你做了。简单的使用就这么多，当然也有好多地方没说，不过只要做一个简单的工程就算入门，剩下的可以自己学了。

make不能识别有的教程会让你把mingw-w64下的bin文件夹里的mingw32-make.exe改名为make.exe，这样确实能识别make命令了，但是我在删除完CMake生成的文件后重新cmake -G "MinGW Makefiles" .会报错。所以最后的办法是复制mingw32-make.exe文件粘贴在在同一文件夹后改名为make.exe，这样文件夹里就有mingw32-make.exe和make.exe两个文件，都能识别到。删除CMake生成文件后再次重复上述流程，成功。

文件里还附带评分系统，对lab里的作业评测，类似PTA，所以要输出一定要完全按照要求来，分号，空格之类的不能少。一定要下载Vmware tools工具，能在主机和虚拟机之间共享粘贴板太重要了，虚拟机里复制的快捷键是ctrl+shift+v，不一定支持直接拖拽，不过通过复制-粘贴就可以传文件。每次进入qemu时都要make qemu一次，不论有没有添加新文件到里面，没有改变的文件不会再编译，所以除了第一次make时间稍长，以后都很快。下载这些工具时不用指定目录，直接在终端输入命令，会自己分配好路径。

看verilog代码第一眼就是端口信号，一个整齐的信号美观度Max，而且，例化时非常方便，直接alt+shift/ctrl赋值若干列，效率高。定义时赋初值的作用是仿真会用到和仿真开始没有红色的X信号，美观一点，其余都是坏处。若一个信号被定义了但没有在后续赋值，而这个信号也要赋值给其他信号，那么若有初始值时在仿真阶段不能明显的被检查到，增加纠错成本。verilog描述的是硬件电路，硬件电路最开始很多地方也是没有初始值的，上电复位后等一段时间才有稳定的输出，那么就不该赋初值。

EG01用串口传图vga显示的可能问题和注意事项

Vscode打开modelsim v文件时出现vlog-66报错的解决方法

如图为M415步进电机驱动器 Signal端 PUL为脉冲输入信号。 DIR方向输入信号，用于改变电机运转方向； ENA为使能信号，用于使能或禁止驱动器输出； OPTO为脉冲、方向、使能信号电源正端，接5v。High Voltage端 A+和A-接步进电机A相绕组的正负端；B+和B-接步进电机B相绕组的正负端。步进电机一般有两组共四条线引出，取两条线相连，若用手转电机不能转动，则为一组。将一组线接入A+,A-（正负无所谓），另一组B+，B-。51单片机没有足够电压驱动步进电机.