weixin_54112501的博客

在大多数实验项目中，所需要的时钟频率不尽相同，因此需要根据需求产生特定的时钟频率。PLL(Phase Locked loop)，锁相环，是一种反馈控制电路。对时钟网络进行系统级的时钟管理和偏移控制，又有时钟倍频、分频、相位偏移和可编程占空比的功能。使用锁相环即可产生我们所需的特定时钟频率。 调用Clocking_Wizard IP核，输出4个不同时钟频率或相位的时钟；产生4个时钟 100MHZ，100MHZ+相位180度，50MHZ以及25MHZ，连接到开发板上4个扩展IO上。最后使用示波器验进行验证。

使用MATLAB实现不同信噪比调制信号（数字、模拟调制信号）序列的产生及保存为数据集；调制信号转换成时频图并保存为数据集；

利用NCO产生调制信号和载波信号，根据AM调幅原理，产生调制度为0.5的AM调制器设计， 验证AM调制信号的正确性，并改变调制度，观察波形变化情况。改变NCO频率参数，实现不同频率的AM调制信号输出。

基于Quartus的可变频率的正弦信号发生器FPGA实现