
可调时钟频率——IP核PLL/MMCM仿真及上板实验(Vivado)
在大多数实验项目中,所需要的时钟频率不尽相同,因此需要根据需求产生特定的时钟频率。PLL(Phase Locked loop),锁相环,是一种反馈控制电路。对时钟网络进行系统级的时钟管理和偏移控制,又有时钟倍频、分频、相位偏移和可编程占空比的功能。使用锁相环即可产生我们所需的特定时钟频率。 调用Clocking_Wizard IP核,输出4个不同时钟频率或相位的时钟;产生4个时钟 100MHZ,100MHZ+相位180度,50MHZ以及25MHZ,连接到开发板上4个扩展IO上。最后使用示波器验进行验证。






