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原创 调试DDR3 mig IP核 报错[Runs 36-527] DCP does not exist:
block design里添加了DDR3 mig IP核,vivado综合或生成bitstream时报出如下错误:[Runs 36-527] DCP does not exist: e:/fpga_installoutput/fpga_prj/vivado2018_prj/04_505_axi4_ddr_test/ddr_test/.Xil/Vivado-99404-LAPTOP-2O8FGETR/coregen/system_mig_7series_0_0/system_mig_7series_0_0
2025-02-11 18:19:31
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原创 006---Xilinx Vivado DDR3 (一)---MIG IP核生成与配置
文章为学习记录。以配置AXI4协议接口MIG IP为例,介绍配置过程中各个选项卡的参数。
2024-12-22 09:43:16
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原创 004---FPGA在线调试(二)---虚拟输入输出(VIO)
文章主要介绍Xilinx VIVADO定制IP核—虚拟输入输出(VIO)的使用方法。以led工程为例,观察信号timer_cnt 和 led的变化,并模拟rst_n。
2024-12-18 21:53:57
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原创 005---Xilinx Viivado FIFO (一)---IP核生成与配置
文章为学习记录。以配置双时钟FIFO为例,介绍FIFO IP 核配置过程中选项卡的各个参数。
2024-12-18 17:36:30
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原创 004---FPGA在线调试(一)---内嵌的逻辑分析仪(ILA)
文章主要介绍fpga内嵌的逻辑分析仪(ILA)的使用方法。以led工程为例,介绍几种方法,观察内部信号timer_cnt 和 led的变化。
2024-12-15 23:20:59
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原创 002---基于Verilog HDL的VGA显示器驱动设计(二)
文章为学习记录。选用 VGA 显示模式 640x480@60,结合002–基于Verilog HDL的VGA显示器驱动设计(一)的VGA行同步时序、VGA场同步时序和VGA时序图给出驱动程序设计、生成像素数据信息及像素坐标,并进行仿真。
2024-12-14 23:58:09
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原创 002---基于Verilog HDL的VGA显示器驱动设计(一)
文章为学习记录。主要介绍VGA 的基本知识、接口和引脚定义、VGA显示原理、VGA时序和VGA显示器不同分辨率的相关参数。
2024-12-09 22:31:39
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