基于ZYNQ XCZU4CG的GTH的IP配置

        在Ultrascale/Ultrascale+系列中，GT（高速收发器）的IP为：

        接下来，具体介绍该IP配置中各个参数。

         系统配置：

        Transceiver configuration preset：收发器预设，用于各种场景，如视频显示，SDI等。Start from scratch：用户自定义各种参数。本次根据应用需求，选择Start from scratch。

        Transceiver type ：GT的种类，有GTX，GTR，GTH等，本次开发板上资源只有GTH，所以选择GTH。

        Transmitter（发射器） 参数配置

        Line rate：线上的数据，实际有效数据速率与编码方式有关，这里以64/66B编码方式为例，计算实际有效数据速率：根据实际情况选择。

                10.3125*64/66=10Gb/s. 

        PLL type：锁相环种类，也就是收发器的时钟来源。QPLL0，QPLL1（来之common，QPLL0输出频率范围更大）以及CPLL，一般选择QPLL，性能更好。

        QPLL Fractional-N options：简单的说就是用来设置QPLL锁相环的参数的。Requested reference clock(MHz)：需要的参考时钟频率，也就是输入到RX端的时钟。系统将根据需要的参考时钟配置分频系数等。Resulting fractional part of QPLL feedback divider：分频系数的小数部分。点击Calc可以自动生成。

        Actual Reference Clock(MHz)：实际参考时钟  

        Encoding：编码方式，RAW（原始数据）；8B/10B.64B/66B等等，这里编码方式选择与后面DATA_Width的选择有关。这里选择原始8B/10B。

        User data width：用户数据宽度，也就是需要传输的数据宽度。

        Internal data width：接口数据宽度，会根据用户数据宽度以及编码方式自动调整。

        BUFF：在PMA到PCS过程中时钟不匹配，要么用BUFF进行缓存（会引入延迟），要么采用相位控制器，使能BUFF就采用BUFF进行缓存，否则采用相位调整器。

        TXOUTCLK source：时钟源输出。可以通过一个BUF_GET源语输出到用户逻辑块

        Differential swing and emphasis mode：选择发射机驱动模式。设置差分信号的摆幅（swing）和加重类型（emphasis mode），PCIE，QPI，custom（自定义）等。

最后配置完成各个参数如图：

        Receiver（发射器） 参数配置 ：

        其配置与 Transmitter相似，相同参数就不做过多解释。不同的是Advanced配置。

        Insertion loss at Nyquist(dB) ：通常电信号在PCB上传输的时候主要涉及两个方面反射和插入损耗设计要求考量。因此这里有插入损耗的考虑，插入损耗是由介质损耗、导体损耗、导体表面粗糙度等原因引起来的损耗。不同的介质具备不同的插入损耗。具体值的确定应该需要根据电路板材和介质确定。保持默认。

        Equalization mode：前面我们说到为了信号完整性，在 TX 可以使用预加重和去加重，在 RX 同样有均衡模式。均衡模式有决策反馈均衡（decision feedback equalization，DFE）模式和低功耗模式（low-power mode，LPM。

        Link coupling：通常高速信号都是使用 AC 耦合。

        termination ：终端类型。

        Programmable termination voltage (mV)：终端电压的选择应取决于协议及其链路耦合。

        PPM offset between receiver and transmitter：指定接收数据与发送与发射机数据之间的偏移，单位为百万分之一 （parts per milinon，PPM）。

        Spread spectrum clocking：SSC 扩频时钟是为了防止数字信号或者时钟由于频谱在某个频点上功率过高而引起的EMI问题，所以对时钟或者数据的周期进行周期性调制（三角波调制）

         Physical Resources：

        Free-Running and DRP Clock Frequency：各种帮助模块都依赖于这个 Free-Running 时钟，该时钟将用于启动内核并为各种帮助提供时钟。

        TX Master Channel and RX Master Channel：本次所使用的开发板只有一个quace，保持默认。

        Channel：通道选择，以及输入参考时钟源选择，本次开发板只有MGTREFCLK0。

         Optional Features：保持默认即可

        Structural Options：这部分主要配置各个帮助模块例化的方式以及接口使能。       

           core：核心接口上启用相关端口，可以使必要的信号跨越核心边

           example：需要额外的复位控制或相关端口，或者希望观察单个收发器基元复位状态信号

        

参考：【VIVADO IP】UltraScale FPGAs Transceivers Wizard - 知乎 (zhihu.com)