高云片内时钟OSC的调用 原本时钟频率：根据不同器件OSC晶振频率取值不同，GW1N-4，GW1NR-4，GW1N-4B，GW1NR-4B，GW1NRF-4B， GW1N-4D，GW1NR-4D 器件为 210MHz，其他支持器件为 250MHz。（18K实际测得是247.2M）。在modelsim上仿真是125Hz，而在逻辑分析仪上观察到的是123.6Hz。说明片内晶振是带有误差的，实际不是250M，而是247.2M。生成时钟频率：通过配置分频系数（2、4、6、8......126、128），可以获得64种时钟频率。
二极管和极性电容的正负测量 1.二极管正负极测量：1.1原理图：1.2PCB看不出正负（贴片实物图看不出正负、插件短引脚为负极）1.3测量方法：万用表调到电阻档，红表笔若接正，黑接负极——几百Ω（或几千）；红表笔接负极，黑接正极——几招Ω（或几十兆）。2.极性电容判断正负：2.1原理图（负极是弯曲侧）：2.2PCB（负极是小阴影侧）...
FPGA学习-线性序列机（利用DAC输出电压和波形） 实验现象：实验一：使用testbench测试文件输入任意期望电压值对应的数据，在波形图可以看到输出数据。实验二：将rom输出挂接到TLC5620的数据输入端，观察输出端的正弦波。DA/AD模块：4通道10位串行模数转换（AD）芯片TLV1544；4通道8位串行数模转换（DA）芯片TLC5620；ADC模拟量最大输入3.3V；...
FPGA学习-PLL锁相环IP核使用 实验现象：调用IP核，配置工作方式，输入为50M，利用PLL生成25M，75M，100M三中时钟，用仿真观察时序，检查PLL对分频、倍频处理的正确性。PLL介绍：PLL——phase locked loop相位锁定环路功能1：对时钟信号进行分频倍频，得到不同频率的时钟信号。例如，在各种通信协议中，USB、PCIE、以太网这类协议，都有各自固定的数据传输频率。USB2.0协议芯片CY7C68013使用片外24M晶振，倍频20倍到480M以供传...
FPGA学习-FIFO（嵌入式块rom应用，配置IP核FIFO仿真，了解FIFO时序） 什么是FIFO：FIFO（first in first out 先进先出），与C语言中数据结构的队列很相似。FIFO是对存储数据具有先进先出的特性的一个存储器！常被用于数据缓存、高速异步数据交互。分类：FIFO模拟图：testbench测试程序：`timescale 1ns/1ns`define clock_period 20module fifo_tb; reg clock; reg [15:0] data; reg rdreq; reg sc
FPGA学习-rom只读存储器（嵌入式块应用） 实验现象：将一组固定的数据（三角波、正弦波）存储在IP核构建的rom中。系统工作时，从rom中按照地址顺序读取数据，有modelsim仿真工具观察波形。第一步：第二步：配置ip核rom主要设置数据位宽和地址深度。第三步：rom默认必须要有一个初始化.mif文件（而ram不必要），需要在一开始就先新建一个.mif文件。第四步：生成IP核后，记着把.qip文件设置成Top顶层文件。testbench测试文...
FPGA学习-配置双口ram（嵌入式块ram应用） 实验现象：用for循环模拟发送数据，FPGA接收后存储在双口ram中。延时一段时间后，从ram中按地址顺序提取数据，用for循环模拟FPGA发送数据。第一步：一个“写”地址，一个“数据”端口，当“写请求”wren为高电平时，数据写到地址中去；“读”不需要请求，直接读取就OK。第二步：IP核配置第三步：将右边出...
FPGA学习-UART接收单字节（边沿检测+发送模块例化+高频采样抗干扰+二维寄存器应用） UART接收单字节时序图：（实验室环境下）：对每一位的中点进行采样最稳定；（工业环境下）：有强电磁干扰，每位只采样一次作为电平判定依据是不保险的，需要多次采中间部分，求哪一种电平的概率高，来确定该位电平； 如上图。对于每一位数据，考虑到开头和尾部不稳定，所以忽略掉。只取中间6~11这6次采样结果进行电平概率的判定依据。如6次结果为1/1/1/1/0/1，电平取1；0/1/0/0/0/1，电平取0；1/0/0/1/0/1，电平取0或1都可以；设计思路：...
FPGA学习-UART串口发送单字节（UART时序分析+真正的FPGA设计看图写代码） 首先看UART发送时序图：要发送一个完整字节，需要“1位起始位+8位数据位+1位停止位”，图上的第11位，是确认一个字节发送完的一位。重点是每一位之间的发送时间需要保持一致，也就是bps_clk的每个高脉冲之间的间隔相等稳定，bps_clk的频率就是波特率。例如波特率为9600，就是1秒内有9600个脉冲，可以发送9600位。因此，发送速率（波特率）需要严格控制，以便稳定发送。发送模块简化图、RTL电路设计图：UART发...
FPGA学习-动态扫描数码管（多路器使用、看图写代码、数码管扫描原理） 仿真波形:遇到了一个比较奇怪的问题，就是clk1K（分频时钟）无波形，但是sel是根据clk1K得到的，而且输出正常。这个地方不清楚是哪里的问题。但在后仿真中可以看到clk1K波形。
FPGA学习-亚稳态产生原理及解决方法 1.亚稳态现象、产生原因：在按键消抖例程中，key_in是外部产生的异步信号，key_in与系统时钟无关。异步信号就会存在这样一个问题：“有可能会使系统时钟采集到不稳定状态，无法确定异步信号的01状态”，而D触发器只认识01。当输入不稳定状态时，触发器的输出会产生振荡，最终会稳定下来，但有可能稳定是0也有可能是1。因此，在对异步信号进行采集时，一旦采集到不确定状态，D触发器的输出就会有两种随机可能。显然，这不是我们希望看到的。2.亚稳态解决方法：用两级寄存器（D触发器）进行外部异步信号的
FPGA学习-按键消抖（外部信号边沿检测方法设计+状态机复习） 1.按键消抖原理：流程框图：按键内部就是一个弹片，弹片正常状态是弹起的。当没有按下时，由于上拉电阻FPGA管脚输入的是确定的高电平；当被按下时，管脚与GND接通变成低电平。抖动波形分析：理想型波形按下按键时有完美的一个下降沿，释放时有一个完美的上升沿。但实际波形在按下和释放时，都有不超过20ms的抖动。为什么消抖：由于FPGA时钟频率很高，采样很快，所以抖动会被FPGA视为多次按下按键。因此对于这两次抖动不稳定期进行滤波（也就是消抖）是必要的。2.按键消抖状态图分析：..
FPGA学习-状态机 利用FPGA构建一个状态机控制小灯亮灭，以便理解状态机的实际十几下应用。1.例程介绍：假设有输入数据流，这个数据流会任意输入A~Z或a~z字母，其中某一段时刻会接连输入“Hellow”。现在设计一个状态机，当检测到Hellow时LED灯亮灭翻转。2.设计分析：整个检测过程可以拆分成以下各个状态：1.等待H到来，如果检测到H那么进入2开始检测e，否则一直等待H；2.检测是否为e，如...
FPGA学习 -通过波形图来看阻塞赋值和非阻塞赋值的区别 本文章采用阻塞赋值和非阻塞赋值对比的方式来讨论二者的区别，利用简单的例程+波形图直观查看细小差别。1.模块文件：module block_nonblock(clk50M,rst_n,a,b,c,out);input clk50M;input rst_n;input a; //实现a+b+c=out，拆分成两部。一步是定义d且d=a+b，另一布是out=c+dinput b;input c;output reg [1:0]out; //out
信号发射+场效应管复习 一个非线性功率放大信号发射电路，复习一下protues和场效应管的知识。1.mos管速成：以左上角N沟道场效应管为例。当左端栅极是低电平时，上端漏极与下端源极是截止的。当栅极为高电平，mos管导通（注意流向）。2.非线性功率放大信号发射电路protues仿真实现。2.1原理参考电路图和最终应该得到的效果：分析：除了电路正常连接以外，应改注意到，两路输入信号是极性的（一路信号延时半个周期），并且占空比均为33.3%。2.2仿真其中一个延时半个周期--5us。
利用FPGA的DDS直接数字合成产生SPWM正弦调制方波 1.原理利用FPGA的DDS产生调制信号，利用计数器产生高频载波三角波，将两路信号通过比较器进行比较，产生调制SPWM方波。1.1DDS基本结构：三个寄存器、两个加法器，第二个加法器可以输出地址作为ROM数据表模块的输入，从而提取ROM地址对应的数据，然后输出。1.2DDS信号产生流程：先是把mif文件生成的波形数据表提前存...
51单片机利用DAC0832产生正弦信号源 1.原理及硬件1.1系统流程：单片机控制DAC0832的片选和寄存器选通引脚，并且对DAC输出波形数据，最终得到DAC输出的模拟量。由于DAC0832输出的模拟量是电流值，因此加一个运放可以得到与参考电压反向的输出电压值，随后加一个反向器就会得到的希望的正向电压，用示波器采集。1.2DAC0832使用说明：1.一个输入寄存器、一个DAC寄存器、一个D/A转换器；...
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