weixin_63534986的博客

关于组合逻辑和时序逻辑的不同，我们可以从三方面来理解，分别是code（代码），电路图和波形图三方面。1、从代码层面来看，时序逻辑即敏感列表里面带有时钟上升沿，如果是没有上升沿或者是带有“*”号的代码，为组合逻辑。2、电路层面，两种逻辑反映的电路也有不同，时序逻辑相当于在组合逻辑的基础上多了一个D触发器。3、波形图层面，组合逻辑的波形是即刻反映变化的，与时钟无关；但是时序逻辑的波形不会立刻反映出来，只有在时钟的上升沿发生变化。c = a+b;讲的很好！！！

对于generate语句 更多是用于生成多个module；在夏宇闻老师的书中有这么样的描述：1.生成块（generate…for）本质是使用循环内的一条语句来替代多条重复的verilog语句，简化编程2.genvar用于生成变量，只能用于生成块中，在确立后的仿真中不存在3.循环生成语句可以嵌套使用 但是使用同一个生成变量作为索引的循环生成语句不能相互嵌套（就是循环嵌套不能用同一个生成变量）

【代码】串联T触发器。

【代码】verilog有限状态机、序列检测。