【FPGA静态时序分析与时序约束_1】基础知识总结1

【FPGA静态时序分析与时序约束1】基础知识总结

0、前言

【废话计划】今天开始学习FPGA静态时序分析与时序约束，计划15天内学习完！！！

1、 为什么要时序约束？

简而言之：不加时序约束，可能会出现错误（也可能，不出现，看缘分）。

一般对于高速传输场景添加时序约束，以确保数据准确。

2、什么是时序分析？

针对设计电路，添加是时序约束后，分析系统是否满足设定的时序要求。

• 当时序约束要求过高时，要么降低要求，要么更换更加高速的器件。

例如：一个信号需要从输入到输出在 FPGA 内部经过一些逻辑延时和路径延时。我们的系统要求这个信号在 FPGA 内部的延时不能超过 13ns，而开发工具在执行过程中会找到一些可能的布局布线方式：

图中是可能的布线情况：
区域 1 的延迟是 5ns，
区域 2 的延迟是 7ns，
区域 3 的延迟是 5ns，
区域 4 的延迟是 11ns；
【1】走哪条路径满足设计的时序约束要求？
【答】: 只有 1 条