IRIG-B004时间编码格式解析 IRIG-B224: 即曼彻斯特编码, 最大传输距离<300m, 时钟端口处精度<100ns。IRIG-B004: 即DCLS, 最大传输距离<100m, 时钟端口处精度<100ns。IRIG-B124: 即AM调制, 最大传输距离<300m, 时钟端口处精度<2us。
Verilog系统函数实现单精度float、双精度doble浮点类型和整型之间互相转换 如果需要单精度float类型和32位十六进制互相转换，可以使用SystemVerilog中的。系统函数，SystemVerilog完全兼容verilog，而且增加了很多新的特性。标准verilog支持双精度double类型和十六进制64位数据相互转换，使用。注意：系统函数只可以在仿真时使用，不可综合。
Xilinx Vivado环境下载bit后自动触发ILA采集 为了观察一些信号变化的瞬间，我们通常将它们加入到ILA中，并设置触发条件，比如上升沿下降沿，或指定的某个值。大多数情况下，我们是下载完bit文件，并在FPGA运行过程中，手动点击触发按钮，然后等待触发。但是有时我们要观察的信号通常在复位完成之后极短的时间就会被触发，这个时间通常是若干个clk之后，或us级。那么如何通过先设置触发条件，然后下载完成bit文件之后，自动实现触发呢？本文介绍基于XC7A100T硬件平台和Vivado 2018.3开发环境的ILA自动触发实现。
Microsemi Libero使用技巧11——CoreUARTAPB RX管脚分配时不显示 调用串口IP核CoreUARTAPB，并例化到顶层设计，发现UART_RX管脚在进行管脚分配时没有显示出来，最后发现是CoreAPB3总线IP核配置不对导致，改为如下配置后正常。
使用ZYNQ的全局定时器来获取某段代码的执行时间 在 ZYNQ 嵌入式系统中，定时器的资源是非常丰富的，每个 Cortex-A9 处理器都有各自独立的 32 位私有定时器和 32 位看门狗定时器，这两个 CPU 同时共享一个 64 位的全局定时器（Global Timer）。系统看门狗定时器可以在系统发生灾难性的故障时（如 PS 中的 PLL 工作异常）发出信号，使得系统程序重新启动，保证了系统安全可靠的运行。全局定时器的时钟频率是CPU主频的一半，800M主频，全局定时器一个计数值单位是2.5ns。（2）PWM 输出，可以输出固定频率和占空比的方波；
Microsemi Libero SoC免费许可证申请指南（Microchip官网2024最新方法） 45分钟之内回收到License.dat文件，在邮箱或者申请页面下载。如果提示登录，请先登录Microchip账号。点击右侧，请求免费的License。选项一年免费的License版本。
摩托罗拉大顾问ADVISOR BP机拆解评测 安全专家表示普通的寻呼机不可能被远程遥控引爆，黎巴嫩真主党成员所使用的寻呼机，在同一时间段内被远程大规模引爆，这说明**寻呼机内部被植入了小型爆炸物。**如果在寻呼机内部再安装遥控的小型电子引爆设备，我拿着几年前从某二手平台收来的BP机瑟瑟发抖，为了能睡个好觉，我还是拆开看看里面都有什么高科技！本文要拆解的这款摩托罗拉大顾问寻呼机（Motorola Advisor），是上世纪90年代非常流行的一款个人通讯设备，专为商业和专业用户设计，它代表了那个时代的科技前沿，允许用户在不持有手机的情况下接收短信息。
基于FPGA的开源项目：FOC/SHA/USB/JPEG等 本库用 FPGA 实现一个通用的 USB 1.1 (Full Speed) device 控制器，可以像 STM32 单片机那样，用非常简单的电路来实现 USB 设备，而不依赖额外的 USB 芯片。(FOC)，用于驱动永磁同步电机 (PMSM) 或无刷直流电机 (BLDC)，FOC控制算法对传感器采样速率和处理器算力提出了一定的要求，使用 FPGA 实现的 FOC 可以获得更好的实时性，并且更方便进行多路扩展和多路反馈协同。以下是从大佬的GitHub主页按Star排名挑选的一些项目，分享给大家参考学习。
Xilinx FPGA 远程升级时bin和bit文件使用注意 把生成的bit文件和bin文件进行二进制比较，发现bit比bin文件头部多了一些内容（头部信息），剩余部分完全一致。以Spartan-6 ISE开发环境为例。
如何做到一套FPGA工程无缝兼容两款不同的板卡？ 本文所提出的方式，可以在某些应用场景对板卡实现一定的兼容性，比如用来固件在线升级所使用的Golden镜像工程，不同的板子共用此工程，以后只需要维护一套代码即可。当然这种方式也有一定的局限性，如果需要一个工程完整兼容两款板卡，就需要两款板卡的FPGA芯片型号一致、晶振频率一致，比如同样为XC7K325T，外部输入单端50M时钟。也可以根据需要做到部分兼容，比如公用一套RTL代码，但是因为芯片型号不同，需要创建两个不同的工程，比如XC7K325T和XC7A75T。
Xilinx MicroBlaze定时器中断无法返回主函数问题解决 最近在使用Xilinx 7系列FPGA XC7A100T时，运行MicroBlaze软核处理器，添加了AXI TIMER IP核，并使能定时器溢出中断，发现定时器触发中断后，无法返回主函数的问题，最后发现修改编译器优化等级就正常了。编译版本选择Release版本，LED状态无变化，中断打印的cnt_1ms变量的值一直在增加，没有清零，说明定时器溢出中断触发之后，没有返回主函数。这种情况不是所有的工程都会出现，只有在一些特定情况下会出现，目前不清楚发生的规律。
Xilinx FPGA芯片内部时钟和复位信号使用（Spartan-6、Artix-7和Kintex-7） 如果FPGA没有外部时钟源输入，可以通过调用STARTUP原语，来使用FPGA芯片内部的时钟和复位信号，Spartan-6系列是50MHz，Artix-7、Kintex-7等7系列FPGA是65MHz。
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