<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[wkonghua的博客]]></title><description><![CDATA[]]></description><link>https://blog.csdn.net/wkonghua</link><language>zh-cn</language><generator>https://blog.csdn.net/</generator><copyright><![CDATA[Copyright &copy; wkonghua]]></copyright><item><title><![CDATA[Windows系统下设置Vivado默认版本：让工程文件按需打开]]></title><link>https://blog.csdn.net/wkonghua/article/details/145530182</link><guid>https://blog.csdn.net/wkonghua/article/details/145530182</guid><author>wkonghua</author><pubDate>Sun, 09 Feb 2025 12:07:34 +0800</pubDate><description><![CDATA[本文介绍了在Windows系统中设置Vivado默认版本的方法，以便在打开Vivado工程文件时自动调用指定版本。通过修改注册表中的  Vivado.Project.1  相关项，可以将默认路径指向所需的Vivado版本路径。操作步骤包括打开注册表编辑器、定位到相关注册表项、修改默认路径，并验证设置是否生效。文章还提供了注意事项，提醒用户谨慎操作注册表并备份，以确保系统安全。]]></description><category></category></item><item><title><![CDATA[复旦微对标Xilinx 690T FPGA程序固化流程测试]]></title><link>https://blog.csdn.net/wkonghua/article/details/144333042</link><guid>https://blog.csdn.net/wkonghua/article/details/144333042</guid><author>wkonghua</author><pubDate>Sun, 08 Dec 2024 22:11:36 +0800</pubDate><description><![CDATA[针对复旦微对标xilinx的690T FPGA芯片进行程序固化，对不同方法的固化流程及固化时间对比，同时对固化后的加载过程进行测试并对比。通过使用不同方法固化及程序加载的对比分析，选出效率最高的一种方法。]]></description><category></category></item><item><title><![CDATA[Vivado使用IBERT 测试GT配置 Loopback Mode 选项]]></title><link>https://blog.csdn.net/wkonghua/article/details/143631562</link><guid>https://blog.csdn.net/wkonghua/article/details/143631562</guid><author>wkonghua</author><pubDate>Fri, 08 Nov 2024 17:33:20 +0800</pubDate><description><![CDATA[在测试两颗芯片的通路时，通过使用测试进行信号验证，可以根据芯片间信号回传的物理位置和测试目标来选择选项。具体选择哪个回传模式，取决于你希望在哪里进行信号回传和验证的重点。]]></description><category></category></item><item><title><![CDATA[SPI接口协议]]></title><link>https://blog.csdn.net/wkonghua/article/details/135540551</link><guid>https://blog.csdn.net/wkonghua/article/details/135540551</guid><author>wkonghua</author><pubDate>Thu, 11 Jan 2024 22:43:08 +0800</pubDate><description><![CDATA[SPI(Serial Peripheral Interface)是由Motorola公司定义的接口协议标准，串行外设接口(SPI)是微控制器和外围IC（如传感器、 ADC、 DAC、移位寄存器、 SRAM等）之间使用最广泛的接口之一。SPI是一种同步、全双工、主从式接口，来自主机或从机的数据在时钟上升沿或下降沿同步，主机和从机可以同时传输数据， SPI接口可以是3线式或4线式。]]></description><category></category></item><item><title><![CDATA[PLC原理及PLC+FPGA（SOC）架构方案简介]]></title><link>https://blog.csdn.net/wkonghua/article/details/131317058</link><guid>https://blog.csdn.net/wkonghua/article/details/131317058</guid><author>wkonghua</author><pubDate>Tue, 20 Jun 2023 22:52:54 +0800</pubDate><description><![CDATA[工业生产和科技的发展都离不开PLC的自动化控制，PLC可以广义的理解为：集中的继电器延伸控制柜，实际的生产应用中，PLC大大的节省了工业控制的成本，加强了设备的集中管理和自动控制。PLC（Programmable Controller，可编程程序控制器）它是一个以微处理器为核心的数字运算操作的电子系统装置，专为在工业现场应用而设计，它采用可编程序的存储器,用以在其内部存储执行逻辑运算、顺序控制、定时/计数和算术运算等操作指令，并通过数字式或模拟式的输入、输出接口，控制各种类型的机械或生产过程。]]></description><category></category></item><item><title><![CDATA[FPGA和CPLD芯片选型介绍（三）]]></title><link>https://blog.csdn.net/wkonghua/article/details/128863257</link><guid>https://blog.csdn.net/wkonghua/article/details/128863257</guid><author>wkonghua</author><pubDate>Sat, 04 Feb 2023 18:03:42 +0800</pubDate><description><![CDATA[对CPLD器件的介绍和选型仍然以主流厂商Xilinx和Altera的器件为例进行简单介绍。FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。
近些年，随着FPGA工艺不断发展，有逐步取代CPLD的趋势，从Xilinx和Altera官网可以查到近十年来CPLD几乎没有推出新的产品，而FPGA则在不断推陈出新，很多在以前CPLD的优势也已逐渐被FPGA追平并超越。
目前CPLD逐步没了存在感，FPGA优势和性价比更高，因此在选型时如果能满足需求的话可以考虑使用FPGA替代。]]></description><category></category></item><item><title><![CDATA[FPGA和CPLD芯片选型介绍（二）]]></title><link>https://blog.csdn.net/wkonghua/article/details/128811210</link><guid>https://blog.csdn.net/wkonghua/article/details/128811210</guid><author>wkonghua</author><pubDate>Fri, 03 Feb 2023 10:48:44 +0800</pubDate><description><![CDATA[器件选型是件很严肃的事情，既要考虑性能又要兼顾成本，还要考虑长期供货的稳定性，因此很考验工程师的知识广度储备。
本文主要对FPGA/CPLD的选型方法做了简单介绍，同时对市场主流的xilinx和altera的系列产品做了个简单说明，具体信息可以分别登录各公司官网根据选型手册查阅。]]></description><category></category></item><item><title><![CDATA[FPGA和CPLD芯片选型介绍（一）]]></title><link>https://blog.csdn.net/wkonghua/article/details/128811152</link><guid>https://blog.csdn.net/wkonghua/article/details/128811152</guid><author>wkonghua</author><pubDate>Tue, 31 Jan 2023 07:48:49 +0800</pubDate><description><![CDATA[近些年CPLD和FPGA的内部结构和工艺界限越来越模糊，逐渐被FPGA取代，并且随着工艺的发展，目前FPGA已经达到20nm以下制造工艺了，并且FPGA集成度更高，功耗更低，性能更优。FPGA基于SRAM工艺，集成度更高，可以轻松做到几十万门甚至几百万门千万门的芯片规模，最新的FPGA产品已经超过千万门的规模。8、由于结构的差异，CPLD更适合完成的是复杂的组合逻辑，如编、译码的工作。4、CPLD的安全性更高，由于配置芯片的存在，FPGA的保密性就会比CPLD略差，逻辑数据有可能被读取。]]></description><category></category></item><item><title><![CDATA[Xilinx FPGA一路时钟输入两个PLL]]></title><link>https://blog.csdn.net/wkonghua/article/details/125925193</link><guid>https://blog.csdn.net/wkonghua/article/details/125925193</guid><author>wkonghua</author><pubDate>Fri, 22 Jul 2022 09:11:25 +0800</pubDate><description><![CDATA[Xilinx FPGA一路时钟输入两个PLL]]></description><category></category></item><item><title><![CDATA[FPGA逻辑资源评估之BRAM（以Xilinx为例）]]></title><link>https://blog.csdn.net/wkonghua/article/details/125899144</link><guid>https://blog.csdn.net/wkonghua/article/details/125899144</guid><author>wkonghua</author><pubDate>Wed, 20 Jul 2022 19:34:06 +0800</pubDate><description><![CDATA[BRAM逻辑资源评估]]></description><category></category></item><item><title><![CDATA[vivado工程使用tcl命令清理工程]]></title><link>https://blog.csdn.net/wkonghua/article/details/125844448</link><guid>https://blog.csdn.net/wkonghua/article/details/125844448</guid><author>wkonghua</author><pubDate>Mon, 18 Jul 2022 17:30:16 +0800</pubDate><description><![CDATA[vivado工程使用tcl命令清理工程，使用命令：reset_project即可实现。]]></description><category></category></item><item><title><![CDATA[vivado工程版本升级时相关IP版本IP Status显示Using cached IP results]]></title><link>https://blog.csdn.net/wkonghua/article/details/125824624</link><guid>https://blog.csdn.net/wkonghua/article/details/125824624</guid><author>wkonghua</author><pubDate>Mon, 18 Jul 2022 10:09:01 +0800</pubDate><description><![CDATA[vivado工程版本升级时相关IP版本IP Status显示Using cached IP results]]></description><category></category></item><item><title><![CDATA[ZYNQ ARM核之SCU]]></title><link>https://blog.csdn.net/wkonghua/article/details/125823123</link><guid>https://blog.csdn.net/wkonghua/article/details/125823123</guid><author>wkonghua</author><pubDate>Sat, 16 Jul 2022 19:55:18 +0800</pubDate><description><![CDATA[Snoop Control Unit]]></description><category></category></item><item><title><![CDATA[xilinx中的复位]]></title><link>https://blog.csdn.net/wkonghua/article/details/124463326</link><guid>https://blog.csdn.net/wkonghua/article/details/124463326</guid><author>wkonghua</author><pubDate>Wed, 27 Apr 2022 23:23:54 +0800</pubDate><description><![CDATA[xilinx中的复位]]></description><category></category></item><item><title><![CDATA[Xilinx 7系列原语使用（时钟相关）——（一）]]></title><link>https://blog.csdn.net/wkonghua/article/details/123993456</link><guid>https://blog.csdn.net/wkonghua/article/details/123993456</guid><author>wkonghua</author><pubDate>Sat, 09 Apr 2022 10:59:38 +0800</pubDate><description><![CDATA[IBUFDS、OBUFDS、IBUFDS_GETx]]></description><category></category></item><item><title><![CDATA[Xilinx FPGA关键资源评估]]></title><link>https://blog.csdn.net/wkonghua/article/details/124032860</link><guid>https://blog.csdn.net/wkonghua/article/details/124032860</guid><author>wkonghua</author><pubDate>Fri, 08 Apr 2022 18:26:37 +0800</pubDate><description><![CDATA[等效逻辑门计算、Logic Cell]]></description><category></category></item><item><title><![CDATA[Python命令交互行代码清空]]></title><link>https://blog.csdn.net/wkonghua/article/details/123443227</link><guid>https://blog.csdn.net/wkonghua/article/details/123443227</guid><author>wkonghua</author><pubDate>Sat, 12 Mar 2022 14:23:38 +0800</pubDate><description><![CDATA[使用命令清除命令交互界面的代码]]></description><category></category></item><item><title><![CDATA[Verilog语言中按位取反和逻辑取反的区别]]></title><link>https://blog.csdn.net/wkonghua/article/details/122077717</link><guid>https://blog.csdn.net/wkonghua/article/details/122077717</guid><author>wkonghua</author><pubDate>Wed, 22 Dec 2021 09:45:54 +0800</pubDate><description><![CDATA[Verilog语言中按位取反和逻辑取反"~"和"!"的区别]]></description><category></category></item><item><title><![CDATA[vivado2018.2版本带PS侧配置（bd）调用modelsim仿真时：(vlog-13006) Could not find the package (sc_util_v1_0_3_pkg)]]></title><link>https://blog.csdn.net/wkonghua/article/details/119172834</link><guid>https://blog.csdn.net/wkonghua/article/details/119172834</guid><author>wkonghua</author><pubDate>Wed, 28 Jul 2021 10:54:39 +0800</pubDate><description><![CDATA[使用vivado2018.2版本调用modelsim仿真，其中工程的仿真为系统级仿真，PL侧包含整个系统工程的所有逻辑代码以及对PS侧的system配置（bd）。在配置好仿真环境以后，通过vivado调用modelsim时，出现了以下报错：

# ** Error: ../../../../ZC702.srcs/sources_1/bd/system/ipshared/03a9/hdl/axi_protocol_checker_v2_0_vl_rfs.sv(5554): (v...]]></description><category></category></item><item><title><![CDATA[vivado2018.2报错及解决方法记录]]></title><link>https://blog.csdn.net/wkonghua/article/details/117600685</link><guid>https://blog.csdn.net/wkonghua/article/details/117600685</guid><author>wkonghua</author><pubDate>Sat, 05 Jun 2021 17:26:01 +0800</pubDate><description><![CDATA[在使用vivado 2018.2版本进行xilinx K7 FPGA调试时，当烧写了带有debug核的BIT文件之后，想要抓取数据，提示

ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch

弄了好久之后，发现，重启vivado就可以解决该问题；

最好在关闭vivado之后，通过任务管理器查看一下是否彻底关闭，同时在任务管理器中查看是否还有hw_server.exe进程在运行，如果有则关闭后再重启vivado就可以解决了]]></description><category></category></item></channel></rss>