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转载 Verilog中`define和parameter有什么区别
Verilog中使用`define和parameter有什么区别?`define和parameter都可以在设计中用来指定常量。 例如:以下是使用`define和parameter的一些区别:什么是派生parameters?当一个或多个parameters用于定义另一个parameters时,则结果是派生parameters。 派生parameters可以是parameter或localparam。 在以下示例中,有两个parameter,width和 depth,,用于定义第三.
2020-12-26 17:15:43 4322
转载 Verilog之delay的两种用法(inter/intra)
verilog语言中有两种延迟方式:inter-delay和intra-delay,关于inter和intra。这两个英文前缀都有“内部,之间”的意思,但又有所不同。inter表达不同事物之间,intra表达同类事物之间,两者具体的含义请细细体会:)。以阻塞式赋值为例(block assignment):1.inter-delay的表达式为:#delay-value a=b+c;先说说阻塞式赋值语句执行的一般过程:block assignment方程的RHS先估值(evalu...
2020-12-20 20:52:50 5974
转载 Verilog随机数生成$random
每次调用系统函数$random(seed),都可以产生一个新的32位随机数。如果不设置seed,每次取得的随机数是相同的。也就是说,$random所产生的随机数,其实对于系统而言,不过是提前预设好的32位数据数组而已。我们使用$random产生的随机数,在seed一致的情况下(如果不设置seed就是一致),都是调用了系统中预设的同一套数据数组,因此它们的值总是一致的。【语法结构】:$random(seed);【实例1】:实例1:reg[23:0]rand; r...
2020-12-20 20:48:18 11432
msk调制与gmsk调制
2014-01-13
matlab仿真qpsk gmsk msk fsk qam ask
2014-01-13
msk与QPSK调制解调
2013-06-03
GMSK与MSK调制解调
2013-06-02
msk 的调制解调
2013-04-24
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