异步FIFO空满设计延迟问题

由于设计的时候读写指针用了至少两级寄存器同步,同步会消耗至少两个时钟周期,势必会使得判断空或满有所延迟,这会不会导致设计出错呢? 异步FIFO通过比较读写指针进行满空判断,但是读写指针属于不同的时钟域,所以在比较之前需要先将读写指针进行同步处理。 将写指针同步到读时钟域再和读指针比较进行F...

2018-09-25 10:13:53

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从云端到边缘 AI推动FPGA应用拓展

近日,全球最大的FPGA厂商赛灵思宣布收购深鉴科技的消息,引发人工智能芯片行业热议,这也是首起中国AI芯片公司被收购的案例。值得注意的是,收购深鉴科技的赛灵思在2018年下半年重点发展方面是汽车自动驾驶。 FPGA市场的竞争正在发生变化,其中最引人瞩目的趋势就是应用领域不断拓宽。传统上,FP...

2018-09-21 08:51:47

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异步FIFO跨时钟域亚稳态如何解决?

跨时钟域的问题:前一篇已经提到要通过比较读写指针来判断产生读空和写满信号,但是读指针是属于读时钟域的,写指针是属于写时钟域的,而异步FIFO的读写时钟域不同,是异步的,要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的,因此我们需要进行同步处理以后进行比较。 解决方法:...

2018-09-19 07:58:06

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FPGA该如何应对ASIC的大爆发?

有人认为,除了人才短缺、开发难度较大,相比未来的批量化量产的ASIC芯片,FPGA在成本、性能、功耗方面仍有很多不足。这是否意味着,在ASIC大爆发之际,FPGA将沦为其“过渡”品的命运? 安路科技市场与应用部副总经理陈利光表示,上面这几大难题肯定有突破的空间,从成本来看,其主要受到技术和市...

2018-09-18 08:15:30

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异步FIFO中空满信号如何产生?

异步FIFO中,空满信号该如何产生呢? 在复位的时候,读指针和写指针相等,读空信号有效(这里所说的指针其实就是读地址、写地址)当读指针赶上写指针的时候,写指针等于读指针意味着最后一个数据被读完,此时读空信号有效。写满信号:当写指针比读指针多一圈时,写指针等于读指针意味着写满了,此时写满信号有...

2018-09-17 10:42:22

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硬件的思维

读者如果学习了verilog,并且有了一定的实践经验的话应该强烈的感受到,verilog和软件(诸如C/C++)有着本质且明显的差别,是一条不可跨越的鸿沟。所以初学者把C和verilog拿来作比较是完全没用的,甚至会把初学者绕晕,影响学习效率的提高。 虽然verilog比硬件更抽象,但是最终...

2018-09-13 09:25:22

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何为眼图

在对高速串行数字信号进行测试和验证的场合,我们会用示波器测试眼图,从而判别对应信号的质量、设备的稳定度、信道质量,从而判别出哪里出了问题。眼图文章从以下几个问题来讨论:什么是眼图、眼图用在什么场合、反映了波形什么信息,会通过例子具体分析眼图含义。 眼图(英语:eye pattern)是电...

2018-09-12 08:15:14

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强大的晶体管

超300亿晶体管——3倍于最高端服务器CPU 如果让大家猜晶体管最多的芯片是什么?很多朋友可能会回答是最高端的服务器CPU,一般这种带了超大规模片内CACHE具备几十个内核的CPU大约有100多亿个晶体管,非常吓人。可是面对最高端的FPGA来说实在是小巫见大巫,INTEL STRATIX 1...

2018-09-11 09:22:16

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FPGA--数字芯片之母

这个世界先有鸡还是先有蛋?没有人知道答案。但是如果有人问ess9018、ak4497、cs43198这些高端SIGMADELTA架构DAC的妈妈是谁?我们可以回答您:它们都有一个同样的妈,名字叫做FPGA。 FPGA是什么? FPGA的全称是Field-Programmable Gate ...

2018-09-05 13:26:44

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方波中的毛刺

在FPGA设计中,经常要对外部输入的信号捕捉上升沿。 在某些设计中,外部输入信号为方波信号,由比较器输出。 如上图,比较器输出方波后,电路设计欠佳,产生抖动,下降沿产生毛刺,如果FPGA逻辑设计不好,容易在方波下降沿时再次捕捉到上升沿。 在电路无法更改的情况下,只能更改FPGA逻辑设...

2018-09-04 08:02:04

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运放,运放

在FPGA高速采集中,除了外部的AD芯片之外,最重要的是运放,因为必须将微小信号放大后才能进入AD,转换出数字信号。 运放设计如上图,外部输入微小电流信号,通过电阻R1取电,转换为电压,请注意R1阻值,以与信号源进行阻抗匹配。 C1和R2组成高通滤波器,滤除不需要的高频信号。 电位器...

2018-09-03 08:00:47

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