FPGA GoWin PLL

FPGA GoWin PLL

最近在运用高云FPGA做开发，在使用了一段时间以后，对PLL软件界面里面那么多参数实在是比较蒙，因为时间问题，也没有深入看高云的手册。昨天在整理完Xilinx的锁相环用法以后，今天再来看看高云的FPGA锁相环结构。

做人做技术，一碗水要端平，是不是？

锁相环必然有工作频率范围，这个范围约束了输入频率和输出频率

输入时钟还是先倍频在分频，倍频系数、分频系数组合，确定了输出频率
调整占空比系数，改变输出的占空比
调整相移系数，改变输出时钟的相位

高云的PLL在共用同一级倍频器FBDIV[5:0]以后，有3个分频器：IDIV[5:0]、ODIV[5:0]、SDIV[5:0]
控制好倍频分频比例，得到自己希望的时钟频率

这个地方应该是采用纯硬件的方式增加了时钟线上的延迟，他与CLOCKTP的频率没有关系。
也许以后碰到时序问题，可能会用到该功能

在看高云器件手册的时候，发现里面给出了PLL的框图，这里补充上来，便于对代码的理解