Xilinx DDR3 MIG IP核设计（2）--IP核的这几个时钟到底如何设计？

于 2024-08-06 10:10:07 发布
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分类专栏： FPGA接口与协议 文章标签： fpga开发 GTX 高速收发器 GTP FPGA DDR3 MIG
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1、写在前面

2、如何查看器件支持的最高频率

2.1、DDR3芯片支持的最大IO时钟频率

2.2、FPGA所支持的DDR3频率

3、MIG IP核的时钟分析

          文章总目录请点这里：《FPGA接口与协议》专栏的说明与导航

1、写在前面

        MIG IP核有好几个时钟要进行设置，每个时钟又有好几个选项，比如 “No Buffer”等。那么到底这几个时钟是什么意思？又该如何设置？

2、如何查看器件支持的最高频率

        MIG IP核控制的DDR3的最大带宽，取决于两个因素：

  • 使用的DDR3芯片所支持的最大IO时钟频率

  • 使用的FPGA芯片所支持的MIG 控制器的最大频率

        一个是DDR3能跑的最高

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这里设置的参数就是 MIG 的PHY 接口对DDR3的时钟，也就是DDR3芯片实际跑的IO时钟频率，它由system clock（主时钟）倍频而来，最大频率不能超过DDR3 和MIG支持的最大频率中的最小值，如：我们的DDR3芯片最高支持933Mhz的IO时钟，我们使用的FPGA芯片的MIG最高只支持800Mhz的时钟，所以这里我们选择800Mhz（当然也可以选择比这个小）。4.）此处时钟要给到ddr3芯片，具体给多少，要关注两个，一个是fpga支持的时钟频率，另一个是ddr3芯片能跑到的时钟速率。
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我使用的是XC7Z100，可以支持1250ns，即800Mhz。这个时钟是由MIG IP和产生的，并输出给DDR3物理芯片使用，它关系到DDR3的运行带宽，我使用的FPGA板卡有俩颗DDR3芯片，数据位宽分别是16bit，一共为32bit，由于双沿采样，数据速率是时钟速率的俩倍，即1600Mhz，带宽为1600Mhz * 32bit。：AXI接口数据位宽，DDR3接口位宽是32，用户时钟是DDR3时钟1/4，再加上双沿采样缘故，所以最大是32 * 8 = 256，当然可以选择更小。
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