从底层结构开始学习FPGA----OSERDESE2原语的介绍及使用（仿真/源码）

最新推荐文章于 2024-10-15 12:21:59 发布
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分类专栏： 从底层结构开始学习FPGA 文章标签： fpga开发 FPGA Xilinx Select IO fpga OSERDESE2
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目录

1、概述

2、原语详解

        2.1、信号说明

        2.2、参数设置

        2.3、 时钟设置

        2.4、级联扩展

        2.5、延迟

        2.6、时序

3、仿真测试

        3.1、8:1的DDR转换

        3.2、10:1的DDR转换（级联）

4、源码下载

             文章总目录点这里：《从底层结构开始学习FPGA》目录与传送门

 1、概述

        Xlinx的原语OSERDESE2是一种专用的并--串转换器，每个OSERDESE2原语都包括一个专用的串行化模块用于数据和3态控制，OSERDESE2可以工作在SDR和DDR模式。

      

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FPGA实现LVDS接口--OSERDESE2原语的使用
孤独的单刀
08-18 7585
通过本文您会学到：OSERDESE2原语是干什么的？
基于FPGA的LVDS接口设计
数字IC/FPGA杂货铺，找一找，或许有你想要的~
02-22 1万+
实验内容： 通过LVDS接口，完成数据的收发测试。
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xilinx fpga 原语 OSERDESE2 使用 方法
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使用OSERDESE2原语实现7bit并行数据转为1bit串行数据，根据手册配置之后，发现串行数据无输出，经过参考其他设计，发现RST需要置地，可以修改为~rst_n，或者!rst_n，即可以正常输出；尝试修改为1’b0，输出异常，因为该port默认为高复位；初次使用时，容易在这个地方卡壳；下边是仿真ok的代码 `timescale 1ns / 1ps module generate_for( input sys_clk_i, input ext_rst_n, //复位信号，低电平有效 out
OSERDESE2原语-并串转换
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从底层结构开始学习FPGA----IDELAYE2原语的介绍及使用（仿真/源码）
孤独的单刀
08-09 659
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从底层结构开始学习FPGA----ODELAYE2原语的介绍及使用（仿真/源码）
孤独的单刀
08-09 591
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孤独的单刀
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孤独的单刀
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LVDS接口(2)硬件设计
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xilinx原语详解及仿真之OSERDESE2
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OSERDESE2可以最多把14位并行数据转换为串行数据输出，串行输出数据可以与时钟单沿对齐，也可以采用双沿对齐。HDMI接口使用该原语实现比使用ODDR原语实现更加简单。
SerDes介绍以及原语使用介绍（1）OSERDESE2
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