多功能仿真电台数字闹钟设计Verilog代码Quartus仿真

名称：多功能仿真电台数字闹钟设计Verilog代码Quartus仿真（文末获取）

软件：Quartus

语言：Verilog

代码功能：

多功能仿真电台数字闹钟设计

设计要求

设计一个具有时、分、秒计时的数字钟电路,按24小时制计时。要求

(1)准确计时,以数字形式显示时、分、秒的时间。

(2)具有分、时校正功能,校正输入脉冲频率为1Hz

(3)具有仿广播电台整点报时的功能。即每逢59分51秒、53秒、55秒及57秒时发出声500Hz低音,在59分59秒时发出一声1kHz高音,它们的持续时间均为1秒。最后声高音结束的时刻恰好为正点时刻。

(4)具有闹钟功能,且最长闹铃时间为1分钟。要求可以任意设置闹钟的小时、分钟;闹铃信号为500Hz和1kHz的方波信号,两种频率的信号交替输出,且均持续15。设置

一个停止和启动闹铃控制键,可以停止或启动输出闹铃信号。

input key_0,//F1模式设置按键--4'd0:计时，4'd1：闹钟

input key_1,//F2设置修改

input key_2,//F3修改确认

input key_3,//F4修改时分秒,闹钟关闭

使用方法：一共4个控制按键，F1~F4，F1为模式设置按键，通过这个按键可以设置当然显示的是闹钟时间还是实际计时时间，F2是修改时间按键，修改方法为，先按下F2，再按F4修改小时，修改后按下F3确认，再按F4修改分钟，修改后按下F3确认，再按F4修改秒钟，修改后按下F3确认就推出修改模式了。闹钟时间修改也是一样，就是先按F1切换到闹钟显示，再修改。闹钟响时，按下F4关闭。

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 模块说明

按键下降沿检测模块用于检测按键是否按下、模式设置模块用于切换闹钟时间和计时时间、计时模块用于计时及设置时间，闹钟模块用于设置闹钟、显示模块用于控制数码管显示、闹铃模块用于整点报时和闹钟响铃。

6. Testbench

7. 仿真图

整体仿真图

分频模块

按键检测模块

模式设置模块

计时模块

闹钟模块

响铃模块

显示模块

部分代码展示:

//数字钟
module Digital_clock(
input clk_50M,
input key_0,//模式设置按键--4'd0:计时，4'd1：闹钟
input key_1,//设置修改
input key_2,//修改确认
input key_3,//修改时分秒,闹钟关闭
output [2:0] led_jishi_time,//设置时间指示灯
output [2:0] led_alarm_time,//设置闹钟指示灯
output bell_out,//闹钟
output [3:0] led_mode,//led显示当前模式--4'd0:计时，4'd1：闹钟
output [5:0] bit_select,//数码管位选
output [7:0] seg_select//数码管段选
);
wire [3:0] state_mode;//当前模式，4'd0:计时，4'd1：闹钟
wire [7:0] hour_time;//时
wire [7:0] minute_time;//分
wire [7:0] second_time;//秒
wire [7:0] alarm_hour_time;//闹钟时
wire [7:0] alarm_minute_time;//闹钟分
wire [7:0] alarm_second_time;//闹钟秒
wire key_0_negedge;
wire key_1_negedge;
wire key_2_negedge;
wire key_3_negedge;
wire clk_1Hz;
//分频模块
fenping fenping_Hz(
. clk_50M(clk_50M),
. clk_1Hz(clk_1Hz)
);
//按键下降沿检测模块
key_jitter key_0_jitter(
. clkin(clk_50M),     
. key_in(key_0),
. key_negedge(key_0_negedge)
);
//按键下降沿检测模块
key_jitter key_1_jitter(
. clkin(clk_50M),     
. key_in(key_1),
. key_negedge(key_1_negedge)
);
//按键下降沿检测模块
key_jitter key_2_jitter(
. clkin(clk_50M),     
. key_in(key_2),
. key_negedge(key_2_negedge)
);

源代码

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