HDLbits: Circuits/Sequential Logic/Latches and Flip-Flops/Edgecaptu (2) 除非复位，否则输出 out 中的所有高位都需要被保留，简单点说，一旦 out 中的某些位被置为1后，它就会一直保持，只有检测到复位信号，这些位才会重新置为0.第1个输入的 in = 32'b0000_0000_0000_0000_0000_0000_0000_0010,第2个输入的 in = 32'b0000_0000_0000_0000_0000_0000_0000_0000,可以看到，在 in[1] 这个位置有一个从 1到0 的变化，检测到这个下降沿之后，输出的 out[1] 置为1.
Verilog 数据位数 3'd10，先把十进制的10转化成二进制的10，即d10 = b1010，然后再看位数，这里是3'd10，所以是3位，从最低位开始取3位数，其余位抛弃掉，所以3'd10 = 3'b010。5'd10，先把十进制的10转化成二进制的10，即d10 = b1010，然后再看位数，这里是5'd10，所以是5位，高位补0，所以5'd10 = 5'b01010；Verilog语言中，常用。
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