FPGA入门到跑路

上一篇博客实现了无符号移位相加乘法器，有符号乘法器和无符号的原理是一样的，只不过需要进行符号位的处理。

在硬件设计中，乘法器是非常重要的一个器件，乘法器的种类繁多，常见的有并行乘法器、移位相加乘法器和查找表乘法器。并行乘法器的实现非常简单，在Verilog中只需要通过 * 实现,若要进行有符号的乘法，需使用 系统函数$signed。查找表乘法器实际上是先将乘法的计算结果提前算好，这样就可以在计算时通过查表的方式直接得到结果，一般用于位宽较小的情况。移位相加乘法器是一种耗费较少资源的算法，其思想是将乘法转化为加法和移位运算，可以写成并行，也可以写成串行。串行的缺点是比较耗时，一般用于对性能要求不高的场合。

对于一维信号，我们可以使用类似移动平均滤波（Moving Average Filtering）实现denoising。Moving Average Filtering 是一种简单的信号滤波算法，用于减小信号中的噪声或去除高频成分，从而平滑信号。它基于对信号中一定窗口内数据的平均值进行计算。移动平均滤波可以平滑信号，但对快速变化的信号可能响应较慢。

FPGA分频器是一种常用于数字信号处理、通信系统、雷达系统等领域的电路，其作用是将信号时钟分成多个频频率。分频电路是数字电路中常见的逻辑电路类型。在时序逻辑电路中，时钟是必不可少的，但对于时钟要求不高的基本设计，自行设计的分频电路，也就是时钟分频器，有时候比采用外部PLL更为简单、有效、快速。本文将详细介绍FPGA分频器的设计方法，并附上Verilog代码示例，以供参考。

今天分享一个FPGA设计中很常用的边沿检测电路，并参数化封装成自己的IP核。该电路的作用是输入一个信号，在其上升沿或者下降沿时（可选）输出一个时钟周期脉冲。

之前在做信号处理的时候整了一下活，用FPGA+DAC（数模转换器），输出了一个爱心形状的波形，今天整理资料的时候偶然发现了他，现在把他分享出来。

在使用FPGA设计硬件时经常会用到计数器，虽然很简单，但是每次都要反复去写计数器，显得很麻烦而且效率低。今天就分享一个之前自己设计的计数器，可以调整位宽，以及选择是向上或向下计数。

上一篇文章主要讲了基于XILINX FPGA的OFDM通信系统基带设计的总体思路，以及介绍了valid-ready双向握手机制。这节开始仿真和设计该系统，并整理设计思路和附上代码。接下来对其他模块进行设计讲解和仿真验证。

在数字信号处理种复数乘法去使用的非常多，今天分享一个自己设计的复数乘法器，并将设计参数化，放入自己的代码库，供有需要时直接使用。相比于官方提供的封闭的IP核，自己设计的IP核虽然性能比不过，但是更灵活，方便进行个性化修改。FPGA其实就像搭积木一样，只要自己的代码库够丰富，设计只会越来越轻松！今天学习了在testbench中自动化对比仿真的技巧，对比错误将信息打印出来，方便回到波形中去查看，对比通过输出pass。