FPGA第一次作业——计数器

FPGA第一次作业——计数器

2015级通信工程 徐梦娟

作业1：

一、源代码

module counter(
    CLK,
    RST,
    CNT);
input CLK,RST;
output [2:0]CNT;

reg [2:0]CNT;
always@(posedge CLK or posedge RST)begin;
    if(RST)begin
        CNT<=0;
    end
    else if(CNT<5)begin
            CNT<=CNT+1;
         end
            else CNT<=0;
    end
endmodule 

二、RTL图

三、仿真结果

作业2：

一、源代码

module counter2(
    CLK,
    RST,
    CNT);
input CLK,RST;
output [3:0]CNT;

reg [3:0]CNT_MAX=4'd6;
reg [3:0]CNT;

always@(posedge CLK or posedge RST)begin;
    if(RST)begin
        CNT<=4'd0;
        CNT_MAX<=4'd6;
    end
        else begin
            if(CNT<CNT_MAX)begin
                CNT<=CNT+4'd1;
            end
                else begin 
                    if(CNT_MAX<9)begin
                        CNT_MAX<=CNT_MAX+4'd1;
                        CNT<=4'd0;
                    end
                    else begin
                        CNT<=4'd0;
                        CNT_MAX<=4'd6;
                    end 
                end
            end
        end 
endmodule 

二、RTL图

三、仿真结果