FPGA编程
我们都曾拥有最美的时光
https://github.com/Soulghost
展开
-
FPGA学习笔记(二)模块建立及变量连接
Verilog所写的工程是由一个一个的模块连接起来的,每个文件代表一个模块,模块的名字和文件名要保持一致,一个模块的基本声明方法为://FileName:main_modulemodule main_module( CLK, RSTn, IO_In, IO_Out); input CLK; input RSTn; input IO_In; output原创 2014-12-31 20:50:03 · 2822 阅读 · 0 评论 -
FPGA学习笔记(一)Verilog语法基础
一、变量类型 ①数值 数值表示采用 '的结构。 其中进制可以为b、o、d、h分别代表二、八、十、十六进制。 例如22'd0代表22位二进制数用十进制表示为0。 ②寄存器类型 reg声明寄存器类型变量,如 reg[0:3] my[0:63];是64个4位寄存器构成的存储器。 其中[22:0]代表位宽为23位,最高位在前,含义是[msb:lsb]。 注意原创 2014-12-31 20:50:01 · 3168 阅读 · 0 评论