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RSS订阅原创 vivado hierarchical design
Bottom-up模块单独PR的时候很可能对顶层知之甚少，context constraint需要由用户自己写。这些约束指定了模块物理摆放位置，模块IO的布局信息，指定时钟源的位置，还有模块IO的时序路径要求等。Top-down顶层设计很明确，所以可以由顶层驱动OOC模块的PR，OOC模块context约束可以由vivado自动产生。模块必须要有Pblock约束Pblock需要设置CONTAIN_ROUTING属性不同OOC模块的Pblock不能重叠。
2024-04-18 19:41:15
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原创 FPGA配置加载说明
FPGA配置加载说明遇到了一个FPGA高温试验加载失败的问题，降低了CCLK的频率，问题解决。顺带也学习了一下FPGA加载相关的知识。本文内容基本上就是把Ug470翻译了一下，等有时间再整理整理1 配置概述1.1 概述因为Xilinx FPGA的配置是易失性的，每次上电比特流都会通过某些特定的引脚读入FPGA。这些配置脚可用于下面几种不同的配置模式（7系列）：• Master-Serial configuration mode• Slave-Serial configuration mode
2020-10-31 07:35:44
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原创 vivado [Memdata 28-207] 错误
vivado [Memdata 28-207] 错误最近遇到了一个错误：[Memdata 28-207] out of bounds code segment for BRAM space in xxx.bmm。在网上没有找到解决方法，所以记录下。这个问题是在xczu11上使用DDR4遇到的。问题的原因在于DDR4中嵌入了一个Microblaze，挂了两个BRAM，不知道什么原因，这两个BRAM的容量比实际需要的容量小，导致elf文件无法加载到这两个RAM里面，所以DDR4的cali done信号一直起
2020-07-15 21:14:22
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空空如也
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