Ug896_vivado_ip

建议：赛灵思建议您使用Tcl命令来访问相关文件的列表，而不是使用文件和目录结构视图。例如，您可以使用第6章中查询IP定制文件中显示的get_files Tcl命令。更多有关信息，请参见“Vivado DesignSuite Tcl命令参考指南”——UG835

IPFiles and Directory Structure

/doc：包含提供有关每个版本的IP更改信息的<Core_Name>_changelog.txt文件。

/sim：包含IP的模拟源文件。所有IP都不存在此目录。

/synth：包含可合成的IP源文件。对于不支持综合的IP，这个目录不存在，例如仅模拟验证IP。

IP Output Products：

<ip_name>.xci：

包含IP定制信息。您可以从该文件生成输出产品。如果目录中存在IP的升级路径，则可以从此文件升级到最新版本

<ip_name>.xcix：

IP核封装文件，它列出了设计中IP之间的所有通用元素。

<ip_name>.xml：

IP物料清单（BOM）文件，用于跟踪IP的当前状态，包括生成的文件，计算的参数和接口信息

<ip_name>.veo | vho：

Verilog（VEO）或VHDL（VHO）实例化模板。您可以使用这些文件中的一个在您的设计中实例化IP。

<ip_name>.dcp：

合成设计检查点文件包含综合后网表和处理过的XDC约束。
建议：赛灵思建议您不要直接引用IP DCP文件;而是使用XCI文件,在需要时引入DCP。

<ip_name>.stub：

与第三方综合工具一起使用的模块（Verilog）和组件（VHDL）来推断IP的黑盒子。

<ip_name>.funcsim：

Vivado 2015.3版之前的综合后结构仿真网表文件。

<ip_name>.xdc：

时序/物理约束文件，这些文件并不是对于所有IP都存在，并且它们的位置因IP而异。

<ip_name>_in_context.xdc：

有关更多信息，请参阅确定时钟约束和解释时钟消息。

<ip_name>_clocks.xdc：

具有时钟依赖性的约束。这些文件对于所有IP都不存在，并且它们的位置因IP而异。

<ip_name>_board.xdc：

平台板流程中使用的约束条件。这些文件对于所有IP都不存在，并且它们的位置因IP而异。

<ip_name>_ooc.xdc：

默认的时钟定义，用于合成IP的上下文。

为IP加密的HDL：

用于合成和模拟 IP 的文件。 这些文件对于所有 IP 都不存在，并且它们的位置因 IP 而异。