【Verilog】HDLBits练习：模块的实例化，数据选择器的设计

一、设计要求

根据下边的RTL，实例化三个D触发器，然后自己编写一个数据选择器。

二、设计代码

module top_module(
	input clk;
	input [7:0] d,
	input [1:0] sel,
	output [7:0]q
	);
wire clk_1,clk_2,clk_3;
wire [7:0] d_1,d_2,d_3;
wire [7:0] q_1,q_2,q_3;

//实例化三个D触发器
my_dff8 my_dff8_1(.clk(clk_1),.d(d_1),.q(q_1));
my_dff8 my_dff8_2(.clk(clk_2),.d(d_2),.q(q_2));
my_dff8 my_dff8_3(.clk(clk_3),.d(d_3),.q(q_3));

//连线
assign clk_1 = clk ;
assign clk_2 = clk ;
assign clk_3 = clk ;
assign d_1 = d;
assign d_2 = q_1;
assign d_3 = q_2;

//用always块实现数据选择器
always @(sel) begin
	case(sel):
	2'b00:q <= q_3;
	2'b01:q <= q_2；
	2'b10:q <= q_1;
	2'b11:q <= d;
	default: q <= 8'bxxxxxxxx;
	endcase
end

endmodule

三、波形仿真