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verilog笔记
文章平均质量分 67
芙芙蛋糕
这个作者很懒,什么都没留下…
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Verilog设计定点纯小数乘除法器
Booth算法,由校正法推导而出,对乘数X和被乘数Y的符号没有分类要求。特点:被乘数和部分积均采用双符号位,作为数值位参与计算。取一附加位添加到乘数末尾,该附加位初始值Yn+1 = 0。每次观察乘数的两位,规则如下:当运算至最后一位时(即最后一次判断),部分积不右移。最后的部分积作为乘积,同样借助双符号位判断是否溢出。原创 2024-08-30 21:53:49 · 586 阅读 · 0 评论 -
Verilog 有符号数和无符号数的运算和连接实验
设计代码和仿真代码如上。原创 2024-08-27 23:36:56 · 345 阅读 · 0 评论 -
Verilog 有符号数和无符号数的赋值和移位实验
设计代码和测试代码如上。原创 2024-08-27 20:32:12 · 582 阅读 · 0 评论