Tessent report&read&add

1.report_clocks 

显示所有用户定义时钟和 SDC 定义时钟的列表

2.report_scan_segments

通过 add_scan_segments 命令或 tcd_scan 文件定义的扫描段声明

3.report_scan_chains

显示所有当前扫描链的报告

4.read_cell_library lib_path

将一个或多个单元库加载到工具中

lib_path 指定包含设计中单元模型的 Tessent Cell 库描述的文件的名称

5.read_verilog

将一个或多个 Verilog 文件读入指定或默认的逻辑库

6.read_design design_name -design_identifier -no_hdl -verbose

在 DFT 插入后重新加载设计以执行分析或未来的 DFT 插入过程

design_name 一个可选字符串，指定要重新加载的设计的名称。

-design_identifier 指定要读入的设计的 design_id

-no_hdl 用于指定您要加载设计的 ICL 和 TCD 视图，但跳过加载 Verilog 或 VHDL 视图

-verbose 用于请求命令转录所有用于加载设计的读取命令

7.add_scan_mode name -edt_instance obj_spec -chain_count {integer | unlimited}

指定链扫描模式，定义一个或多个扫描链

-edt_instance 指定要连接扫描链的 EDT 实例

-chain_count {integer | unlimited} 一个可选整数，指定应为指定模式构建的扫描链数

8. add_dft_signals name [-source_nodes pin_port_spec]

用于请求添加用于控制 DFT 逻辑各个方面的静态和动态 DFT 信号的命令

name 添加dft信号的名称之一，可在一个命令中指定多个名称

-source_nodes 用于将端口、引脚或网络与 DFT 信号相关联。添加scan_en、test_clock 和 edt_update动态 DFT 信号时此选项是必需的

8.insert_test_logic