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RSS订阅原创 2021-06-30
1.实验目的： 下载Quartur ii软件和modlsim并进行联合仿真。 2.实验内容： 参照哔哩哔哩中教程的代码，然后用quartus ii和modlsim进行联合仿真 3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作 4实验工具： pc机和Quartur ii软件和modlsim软件。 5.实验截图： 在这里插入图片描述 6.实验代码：module BtoG1 (data_in,en,data_out,err); input [3:0] data_in; input en; out
2021-06-30 20:41:34
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原创 2021-06-30
1.实验目的： 下载Quartur ii软件和modlsim并进行联合仿真。 2.实验内容： 参照哔哩哔哩中教程的代码，然后用quartus ii和modlsim进行联合仿真 3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作 4实验工具： pc机和Quartur ii软件和modlsim软件。 5.实验截图： 在这里插入图片描述 6.实验代码：module BtoG1 (data_in,en,data_out,err); input [3:0] data_in; input en; out
2021-06-30 20:39:30
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原创 2021-06-30
1.实验目的： 下载Quartur ii软件和modlsim并进行联合仿真。 2.实验内容： 参照哔哩哔哩中教程的代码，然后用quartus ii和modlsim进行联合仿真 3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作 4实验工具： pc机和Quartur ii软件和modlsim软件。 5.实验截图： 在这里插入图片描述 6.实验代码：module BtoG1 (data_in,en,data_out,err); input [3:0] data_in; input en; out
2021-06-30 20:37:11
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原创 2021-06-11一、实验目的 Quartus || 原理仿真 二、实验内容 移位除法器模型 三、实验代码 module div2(clk, reset, start, A, B, D, R, ok
一、实验目的 Quartus || 原理仿真 二、实验内容 移位除法器模型 三、实验代码 module div2(clk, reset, start, A, B, D, R, ok, err); parameter n = 32; parameter m = 16; input clk, reset, start; input [n-1:0] A, B; output [n+m-1:0] D; output [n-1:0] R; output ok, err; wire invalid, carry, lo
2021-06-11 20:14:40
595
原创 2021-06-11
一、实验目的 Quartus || 原理仿真 二、实验内容 独热码状态机 三、实验代码 module ex8_1(clock,reset,x,y1,y2) ; input clock,reset; input x; output y1,y2; reg y1,y2; reg [3:0] cstate,nstate; parameter s0=4’b0001,s1=4’b0010, s2=4’b0100,s3=4’b1000; always @ (posedge clock or posedg
2021-06-11 20:12:56
71
原创 2021-06-11
一、实验目的 Quartus || 原理仿真 二、实验内容 独热码状态机 三、实验代码 module my_rs (reset,set,q,qbar);input reset,set;output q,qbar;nor # (1) n1 (q,reset,qbar);nor # (1) n2 (qbar,set,q);endmodule 四、实验工具 电脑、Quartus||、Modelism 五、实验截图 六、实验视频链接 https://v.qq.com/x/page/g3252mb3m
2021-06-11 20:10:38
171
原创 2021-06-04
一、实验目的 Quartus || 原理仿真 二、实验内容 时序逻辑的测试模块 三、实验代码 module p2s(data_in,clock,reset,load, data_out,done); input [3:0] data_in; input clock, reset ,load; output data_out; output done; reg done; reg [3:0]temp; reg [3:0]cnt; always @(posedge clock or posedge reset
2021-06-04 14:51:07
59
原创 2021-06-04
一、实验目的 Quartus || 原理仿真 二、实验内容 Verilog HDL 测试模块 三、实验代码 module decoder3x8(din,en,dout,ex); input [2:0] din; input en; output [7:0] dout; output ex; reg [7:0] dout; reg ex; always @(din or en) if(en) begin dout=8’b1111_1111; ex=1’b1; end else begin case(din)
2021-06-04 14:45:15
206
原创 2021-05-21
四级加法器门级建模 一、实验目的 了解四级加法器原理以及四位加法器的应用 二、试验过程 1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。 2、点击左上角选择save as ,新建一个文件夹（fulladd），并将代码文件命名为fulladd，保存。 ...
2021-05-21 18:19:22
133
原创 2021-05-21
建立一个2-4译码器的门级模型 一、实验目的 了解2-4译码器的原理及2-4译码器的应用 二、实验过程 1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。 output [3:0] Z; input A,B,Enable; wire Abar,Bbar; not not0 (Abar,A), not1 (Bbar,B); nand nand0(Z[3],Enable,A,B), nand1(Z[0],Enable,Abar,Bbar), nand2(Z[1],
2021-05-21 17:57:54
75
原创 2021-05-07
Verilog modelsim联合仿真 一. 了解Verilog modelsim联合仿真的原理及应用 二.实验过程 1.打开quartus 打开代码页面（Verilog HDL File)将代码粘贴到页面上。 module fulladd(S,Cout,Cin,A,B); output S,Cout; input Cin,A,B; wire and1,and2,and3,and4; xor (S,Cin,A,B); and (and1,Cin,A); and (and2,A,B); and (and3,
2021-05-07 22:39:29
104
原创 2021-05-07
四位加法器门级建模 一、实验目的 了解四位加法器原理和 四位加法器的应用 二、实验操作过程 1、打开quartus II，打开代码页面（Verilog HDL File)将代码复制粘贴到页面上。 2、点击左上角选择save as ,新建一个文件夹，将此代码文件命名为fulladd，点击保存。 3、对弹出的窗口中的内容进行操作，选择modelsim，选择芯片，保存 4、找到settings选择test bench，选择刚才的fulladd文件夹，再点击运行，没有问题后运行跳转到modelsim，对参数进行调
2021-05-07 21:53:06
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原创 quartus与modelism联合仿真
Quartus和modelsim联合仿真 一、实验目的 Quartus+modelsim的联合仿真 二、实验过程 1、打开quartus新建一个工程 2、在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成 3、打开Verilog，将我们写的代码输入并保存在自己刚才保存的文件夹中 module test( input wire [7:0] a, input wire [7:0] b, output reg [8:0] out ); always @ ()begin out
2021-04-14 22:27:06
1212
空空如也
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