2021-06-04

最新推荐文章于 2022-05-17 16:57:53 发布

yyl0923

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本文链接：https://blog.csdn.net/yyl0923/article/details/117561302

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该实验主要介绍了如何使用Quartus II进行时序逻辑的测试模块操作。实验代码中展示了如何处理输入信号，并通过状态转换实现特定功能。在每次时钟上升沿或复位信号触发时，模块会更新内部状态并输出数据。最终，实验通过Modelsim进行仿真验证。

摘要由CSDN通过智能技术生成

一、实验目的
Quartus || 原理仿真
二、实验内容
时序逻辑的测试模块
三、实验代码
module p2s(data_in,clock,reset,load, data_out,done);
input [3:0] data_in;
input clock, reset ,load;
output data_out;
output done;
reg done;
reg [3:0]temp;
reg [3:0]cnt;
always @(posedge clock or posedge reset )
begin
if(reset)
begin
temp<=0;
cnt<=0;
done<=1;
end
else if(load)
begin
temp<=data_in;
cnt<=0;
done<=0;
end
else if(cnt3)
begin
temp <= {temp[2:0],1’b0};
cnt<=0;
done<=1;
end
else
begin
temp <= {temp[2:0],1’b0};
cnt<=cnt+1;
done<=0;
end
end
assign data_out=(done1)?1’bz:temp[3];
endmodule
四、实验工具
电脑、Quartus||、Modelism
五、实验截图
在这里插入图片描述

六、实验视频链接

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