2021-06-11

最新推荐文章于 2022-02-14 09:25:29 发布

yyl0923

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本文链接：https://blog.csdn.net/yyl0923/article/details/117826313

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本次实验旨在使用Quartus II进行Verilog代码实现独热码状态机的原理仿真。实验中，通过输入信号x的变化，状态机在预设的四个状态s0、s1、s2、s3间切换，并根据当前状态输出y1和y2。Modelsim作为仿真工具，辅助验证了设计的正确性。

摘要由CSDN通过智能技术生成

一、实验目的
Quartus || 原理仿真
二、实验内容
独热码状态机
三、实验代码
module ex8_1(clock,reset,x,y1,y2) ;
input clock,reset;
input x;
output y1,y2;
reg y1,y2;

reg [3:0] cstate,nstate;

parameter s0=4’b0001,s1=4’b0010,
s2=4’b0100,s3=4’b1000;

always @ (posedge clock or posedge reset)
begin
if (reset)
cstate<=s0;
else
cstate<=nstate;
end

always @ (cstate or x)
begin
case (cstate)
s0:begin
if (x0)
nstate=s1;
else
nstate=s3;
end
s1:begin
if (x0)
nstate=s2;
else
nstate=s0;
end
s2:begin
if (x0)
nstate=s3;
else
nstate=s1;
end
s3:begin
if (x0)
nstate=s0;
else
nstate=s2;
end
default : nstate=s0;
endcase
end

always @ (cstate or x)
begin
case (cstate)
s0 : begin
if (x0)
y1=1;
else
y1=0;
end
s1 : begin
if (x0)
y1=0;
else
y1=0;
end
s2 : begin
if (x0)
y1=0;
else
y1=0;
end
s3 : begin
if (x0)
y1=0;
else
y1=1;
end
default :y1=0;
endcase
end