Verilog代码风格和注意规范

一些需注意的代码风格和规范。

1. 基本原则

1.1 RTL级代码风格

Register Transfer Level，即寄存器传输级， 代码显式定义每一个 DFF，组合电路描述每个 DFF 之间的信号传输过程。不建议采用行为级甚至更高级的语言来描述硬件，代码的可控性，可跟踪性及可移植性难以保证。

1.2 组合逻辑与时序逻辑分开

组合逻辑采用assign语句，DFF在always中完成。所有 DFF 必须加异步低电平有效复位信号，同步复位根据实际情况决定是否添加。

2. 命名规则

• 所有的信号名、变量名和端口名都用小写，常量名和用户定义的类型，参数用大写。
• 型号名长度不能太长，尽量少于28字符，可适当使用缩写。如clk，rst，addr，cmd，ept（empty），full（ful），cs，en，wr，rd，wr，req，pu（Pull Up），pd（pull down），ptr（point），hd（head），cnt，vld（vaild），err，val，str（start），等。
• 模块端口名用需写上模块关系或模块名，如a2b_data。“源模块”+“目的模块”+“意义”或“源模块” +“意义”
• 命名采用 通用名+特殊标号，例如clk1，clk_interface，rst_n等
• 低电平有效需在后端加入_n
• 避免使用in，out等方向字符，以防外部使用时混淆
• 同信号复制后（打一拍）命名后缀reg，打两拍则reg2.
• 一些业内约定：_r 表示寄存器输出，_a 表示异步信号，_pn 表示多周期路径第 n 个周期使用的信号，_nxt 表示锁存器信号，_z 表示三态信号等

3. 文件结构与代码风格

• 在源文件前需要文件头，文件头单独存放，包含模块信息，版权，版本等；宏定义。
• 模块名需与文件名一致，信号类型先wire再reg
• 变量与参数分隔；内部信号与外部信号分隔；不同功能块变量分隔；
• 端口声明按以下顺序：输入信号的 clk、rst、enables other control signals、data signals
• 增加代码复用，用for或者task等使函数通用化，增加代码可读性，减少代码行数
• 不直接使用数字，用参数定义
• 少用源语门级电路，增加移植性，避免冗长逻辑和子表达式
• 用多路选择代替三态电路
• 组合逻辑中如果不需要优先级，则case语句延迟更小。
• 对于时钟，尽量统一使用一个沿
• 复位尽量采用全局复位，时钟和复位需要在顶层文件中可控可测。