zhangduojia-CSDN博客

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http://lihaichuan.blog.51cto.com/498079/d-7http://blog.163.com/zdm512@126/blog/#m=0&t=1&c=fks_084065082095082067085081084095087083083075086082087067大牛的博客：https://www.cnblogs.com/chensi...

2017-06-23 09:46:45 229

进入到vivado的driver安装目录下，文件->其他位置->计算机->opt->xilinx->vivado->2018.2->data/xicom/cable_drivers/lin64/install_script/install_drivers/ 右键打开终端输入 sudo ./install_drivers 回车，输入密码，ok。./ 表示运行某个文件，回车后会要求你输入密码，就是开机密码，不会显示，输入后直接回车，然后就会看到vivado安装界面，和win下一样。

2023-09-18 10:31:14 2205

原创叠加图像思路

叠加图形

2023-09-13 19:19:10 193

原创 verilog-参数计算对2取对数操作

参数计算-对2取对数操作：参数计算-2的n次幂操作：

2023-09-13 19:15:29 670

原创 generate语法

generatefor(i=0;i<LANE_NUM;i=i+1)begin:bitslip_r_genalways@(posedgesensor_parallel_clk_2x)beginendendendgenerategenerate语法中用到的所有信号，其定义必须在generate之前；...

2021-09-03 17:34:36 318

原创 LOC的使用

LOC的使用：1、synthesisànetlistà找到目标cell并选中，右击àCell Properties，如下图： 2、复制“Name”后面的内容，这个是Cell的名字，等会LOC约束会用到；3、依次点击“WindowàDevice”打开device窗口，在窗口里找到Cell理想的位置，如下图（左）；选中理想的site后，在左侧的Site Properties窗口里面的“Name”选项后面就是该Site的代号，如下图（右）。 4、LOC约束语法...

2021-08-20 08:34:48 1911 1

原创 AXI4协议

参考：https://blog.csdn.net/bleauchat/article/details/96891619信号描述表1 全局信号信号名来源描述 ACLK system clock 全局时钟信号 ARESTn system reset 全局复位信号，低有效表2 写地址通道信号信号名来源描述 AWID master 写地址ID（用于区分该地址属于哪个写地址组） AWADDR maste..

2021-07-14 10:29:46 1274 1

原创设计指南（建议）

1，不相关或者相关性不大的模块各自最好用不同的时钟，之间做好跨时钟处理；这样的设计更灵活；2，

2021-07-13 17:10:00 95

原创 CDC_xilinx

wire[7:0]ISP_dout_b8_CLTX;xpm_cdc_array_single#(.DEST_SYNC_FF(2),.INIT_SYNC_FF(0),.SIM_ASSERT_CHK(0),.SRC_INPUT_REG(0),.WIDTH(8))xpm_cdc_array_ISP_dout_b8_CLTX(.dest_out(ISP_dout_b8_CLTX),.dest_clk(TxClk),.src...

2021-07-05 17:30:14 2910

原创 K7的PLL使用问题

手册VCO频率范围：600-1440M；实际使用中可以到1680M，当然，不追求高的VCO，这是一个偶然的发现。

2021-06-09 19:07:41 419

原创 ISERDESE2

ISERDESE2 #( .DATA_RATE("DDR"), // DDR, SDR .DATA_WIDTH(4), // Parallel data width (2-8,10,14) .DYN_CLKDIV_INV_EN("FALSE"), // Enable DYNCLKDIVINVSEL inversion (FALSE, TRUE) //时钟翻转 .DYN_CLK_INV_EN("FAL...

2021-06-06 16:28:51 1451 2

原创待做的事

GTX的例程https://blog.csdn.net/Real003/article/details/96010745?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.control&depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.control

2020-11-25 14:20:54 105

原创 ISE UCF 写法

http://blog.sina.com.cn/s/blog_14ecf33430102w5rx.html

2019-10-31 10:57:23 498

原创 ISE UCF 写法：（转载）

转载自：http://blog.sina.com.cn/s/blog_14ecf33430102w5rx.html介绍几种常用的约束语句，以备查阅。NET "clk0" TNM_NET = "sys_clk_grp"; #在时钟网线clk上附加一个TNM_NET约束，把clk0驱动的所有同步元件定义为一个名为sys_clk的分组#使用TIMESPEC约束sys_clk_grp的周...

2019-10-31 10:56:06 324

转载 ise chipscope用法

https://blog.csdn.net/phenixyf/article/details/39054427

2019-03-13 21:28:35 564

原创 dac0832

12脚接地，11脚通过电阻接地，这一点要特别注意

2019-03-08 11:15:50 2137

原创 vivado约束

1、时钟约束2、I/O约束3、时序例外约束对于multicycle（多周期路径）的说明：http://www.jinciwei.cn/b132647.html对于false（不希望被分析的路径）的说明：https://blog.csdn.net/wordwarwordwar/article/details/77150983 ...

2018-11-05 22:31:46 3986

转载防止信号被编译器优化

http://www.openhw.org/module/forum/thread-644643-1-1.html Place the Verilog constraint immediately before the module or instantiation . Specify the Verilog constraint as follows:...

2018-11-05 22:30:38 1008

原创机械天线接收端模拟信号处理电路

1、陷波器：R=32K;c=100n;f=1/(2*pi*R*C)2、仪表放大电路：3、电源最好加个电容滤波；4、再来个不一样的电路：5、运放的单电源设计：

2018-11-05 18:17:17 857

原创带通采样定理

(2*fH)/(m+1)<=fs<=(2*fL)/m；1、对一个窄带信号（可能是数字信号（就是高采样率的信号），也可能是模拟信号）做带通采样实质上是对信号在频域上以fs为间隔做频谱的复制操作。1）先以模拟信号的带通采样来说：假如信号是35-45M的信号，对模拟信号进行带通采样必须先给模拟信号带通滤波，然后再按照相应的频率采样就可以了，如果要在数字域恢复原信号时域波形，只需要插值、带...

2018-11-05 10:24:11 22526 6

原创 ISE上用ILA要结合ICON核

ISE上用ILA要结合ICON核；而在vivado中使用ILA不需要ICON的配合，可以带独使

2018-08-21 18:36:56 4047

转载【转】FPGA配置OV5640摄像头及RGB图像数据采集

https://www.cnblogs.com/moluoqishi/p/9506706.html?tdsourcetag=s_pctim_aiomsg

2018-08-21 10:15:53 5049

原创 BCH编码

1，确定g（x），g（x）一般查表得到。g(x)一般不唯一，不能混淆；2，由g（x）产生生成矩阵G（产生G后可以将G化简成（I，B）的形式，也可以不化简）；3，将信息码乘以生成矩阵得到BCH编码；参考文献：https://www.shangxueba.com/ask/5370751.html...

2018-08-21 09:53:20 13945 2

转载 gold伪随机序列

这篇文章讲的不错，有例子：https://wenku.baidu.com/view/26be3b5f3b3567ec102d8afd.html?rec_flag=default该文给出MATLAB实现代码：http://www.docin.com/p-805897400.html

2018-08-15 11:20:35 15683

原创 cordic IP 4.0

rotate：向量（x1，y1）旋转theta后的向量；translate：向量（x1，y1）的模和相位；sin and cos：sinh and cosh：arctan：arctanh：square root：开二次方，相当于MATLAB中的sqrt；数据格式： ...

2018-08-10 20:42:11 1195

转载【转】Verilog算术右移

https://blog.csdn.net/adaliu1998/article/details/80459262

2018-08-09 11:14:48 11462

转载【转】cordic

【1】https://blog.csdn.net/u010712012/article/details/777555671、求cos和sin的思路：从（x0，0）开始，转过的角度和收敛于theta，在这个迭代的过程中，x收敛于cos，y收敛于sin；2、求arctan的思路：从给定的tan（theta）=（x0，y0）开始，往（x1,0）方向旋转，在迭代过程中，转过的角的和收敛于t...

2018-08-09 11:13:20 1797

原创 FFT8.0

ISE 例化：FFT_ip your_instance_name ( .aclk(aclk), // input aclk .s_axis_config_tdata(s_axis_config_tdata), // input [7 : 0] s_axis_config_tdata .s_axis_config_tvalid(s_axis_config_tvalid...

2018-08-07 20:56:23 1011 3

转载【转】时钟 BUFG

BUFG的用法：https://www.cnblogs.com/jamesnt/p/3535073.htmlorhttps://zhidao.baidu.com/question/267499663056533925.htmlBUFG BUFG_clk (.O(clk_Out), .I(clk_In) ) 1 2 3 4 ...

2018-08-05 18:23:02 5747

原创 xilinx的COE文件格式有区别

Xilinx的FIR的COE文件应该是这样的：fileID = fopen('fir_h.coe','w');fprintf(fileID,'%s\n%s\n','radix=10;','coefdata=');fprintf(fileID,'%.0f,\n',h);fclose(fileID);radix=10;coefdata= -809, ...

2018-08-05 09:06:36 3651 1

转载【转】MATLAB与ISE联合仿真的必备流程

MATLAB与ISE联合仿真的必备流程:https://blog.csdn.net/hunterlew/article/details/50710103

2018-08-02 21:42:08 703

原创 parameter定义位宽可用以于赋值语句中

parameter integer width_data = 12;reg [width_data:1] data;always@.....data <= { (width_data) {32'ffff_ffff} }；ordata <= { (width_data-1) {0} ,1'b1}；ordata <= { { (width_data...

2018-08-02 10:09:52 3307 1

原创怎么设置差分信号？

怎么设置差分信号？

2018-07-08 23:28:25 1761

原创 20180604总结

1、ad是去年调通的，FFT也是去年调通的，前几天吧HDMI显示波形调通了，(有相应的纸质笔记和工程备份），2、由于科研，所以FPGA中止一段时间，3、如果以后还做，主要做：（1）、AD和HDMI的连接，（类似于示波器）（2）、加上FFT（频谱仪）（3）、加上AXI-HP做DMA，（可以增加存储深度），...

2018-06-04 14:52:22 146

原创 zynq低级错误

原先的bram用的coe文件在桌面上，后来整理工程时换成e盘的coe，直接在bram中修改了，然后把桌面上的旧的coe文件删了，工程报错，说找不到桌面上的coe文件，刚开始百思不得其解，后来看到在工程的design source下的coefficient files中没有将旧的coe文件删除，导致报错，移除旧的coe后，工程通过，...

2018-06-02 21:13:52 421

原创遇到一个小问题：用到两个MMCM是会冲突，抢输入时钟引脚，会相互排它，无解

问题描述：工程中要用到两个clk_wiz，按道理说这两个mmcm（时钟模块）的输入都是CLK_100M，即两个模块的输入是同一个信号，（实际上芯片也只有一个时钟管脚），但是implement失败，有两个critical warning：1、[Shape Builder 18-119] Failed to create I/OLOGIC Route Through shape for instanc...

2018-06-01 18:22:28 5100 3

原创 zynq 的时钟频率

Bram在native模式下Performance up to 450MHz，AXI4 interface模式下Performance up to 300 MHz ，PL的时钟频率上限应该和PLL的最高输出是一致的，或者说在PLL输出最高频时，PL可以正常的传递信号，arm的频率一般设置为默认的677MHz。...

2018-06-01 16:54:17 9826

原创一个小问题，百思不得其解

昨天写的工程，仿真好着，烧到板子上也是好的，今天加了点东西，仿真不合适，但是bit下载进去是好的。。。先记下，解决了以后再补上解决方法；

2018-05-30 09:52:59 436

原创 PS通过AXI-lite读取PL端数据

1，创建AXI-lite总线的IP，并加上自己的逻辑，注意：一定要编译（保证ip无逻辑和功能错误）；同一个reg不能在多个always中驱动；所以如果是PS读PL的reg，那么总线就不能写该reg，如果一定要写，写到其他reg；若果是PS写PL的reg，那么按道理（没试），PL端不可以写该reg。反正就是同一个reg，PS和PL端不能同时写！！！2，新建工程，BD工程；加载刚生成的ip（首...

2018-05-29 09:46:41 4535

原创 bram

ena：接1工作，估计是使能；wea：给0可以读操作；读操作时候输出数据延迟时钟两个周期，如果想减少延迟，可以试试以下方法：给Address——driver的时钟为clk1，给bram的时钟为clk2,；即adder的变化在低频时钟上升沿，而bram工作在高频时钟，这时的延迟就是2个高频时钟周期，弱两个频率差6倍以上，数据输出延迟就可以忽略了。...

2018-05-27 21:19:59 3109

cordic_ip_test

ISE_FFT8.0

ESP8266 wifi

空空如也