zhangduojia的博客

进入到vivado的driver安装目录下，文件->其他位置->计算机->opt->xilinx->vivado->2018.2->data/xicom/cable_drivers/lin64/install_script/install_drivers/ 右键打开终端输入 sudo ./install_drivers 回车，输入密码，ok。./ 表示运行某个文件，回车后会要求你输入密码，就是开机密码，不会显示，输入后直接回车，然后就会看到vivado安装界面，和win下一样。

叠加图形

参数计算-对2取对数操作：参数计算-2的n次幂操作：

generatefor(i=0;i<LANE_NUM;i=i+1)begin:bitslip_r_genalways@(posedgesensor_parallel_clk_2x)beginendendendgenerategenerate语法中用到的所有信号，其定义必须在generate之前；...

LOC的使用：1、synthesisànetlistà找到目标cell并选中，右击àCell Properties，如下图： 2、复制“Name”后面的内容，这个是Cell的名字，等会LOC约束会用到；3、依次点击“WindowàDevice”打开device窗口，在窗口里找到Cell理想的位置，如下图（左）；选中理想的site后，在左侧的Site Properties窗口里面的“Name”选项后面就是该Site的代号，如下图（右）。 4、LOC约束语法...

参考：https://blog.csdn.net/bleauchat/article/details/96891619信号描述表1 全局信号信号名 来源 描述 ACLK system clock 全局时钟信号 ARESTn system reset 全局复位信号，低有效 表2 写地址通道信号信号名 来源 描述 AWID master 写地址ID（用于区分该地址属于哪个写地址组） AWADDR maste..

1，不相关或者相关性不大的模块各自最好用不同的时钟，之间做好跨时钟处理；这样的设计更灵活；2，

wire[7:0]ISP_dout_b8_CLTX;xpm_cdc_array_single#(.DEST_SYNC_FF(2),.INIT_SYNC_FF(0),.SIM_ASSERT_CHK(0),.SRC_INPUT_REG(0),.WIDTH(8))xpm_cdc_array_ISP_dout_b8_CLTX(.dest_out(ISP_dout_b8_CLTX),.dest_clk(TxClk),.src...

手册VCO频率范围：600-1440M；实际使用中可以到1680M，当然，不追求高的VCO，这是一个偶然的发现。

ISERDESE2 #( .DATA_RATE("DDR"), // DDR, SDR .DATA_WIDTH(4), // Parallel data width (2-8,10,14) .DYN_CLKDIV_INV_EN("FALSE"), // Enable DYNCLKDIVINVSEL inversion (FALSE, TRUE) //时钟翻转 .DYN_CLK_INV_EN("FAL...

地址：http://xilinx.eetrend.com/blog/8794

GTX的例程https://blog.csdn.net/Real003/article/details/96010745?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.control&depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.control

http://blog.sina.com.cn/s/blog_14ecf33430102w5rx.html

转载自：http://blog.sina.com.cn/s/blog_14ecf33430102w5rx.html介绍几种常用的约束语句，以备查阅。NET "clk0" TNM_NET = "sys_clk_grp"; #在时钟网线clk上附加一个TNM_NET约束，把clk0驱动的所有同步元件定义为一个名为sys_clk的分组#使用TIMESPEC约束sys_clk_grp的周...

https://blog.csdn.net/phenixyf/article/details/39054427

12脚接地，11脚通过电阻接地，这一点要特别注意

1、时钟约束2、I/O约束3、时序例外约束对于multicycle（多周期路径）的说明：http://www.jinciwei.cn/b132647.html对于false（不希望被分析的路径）的说明：https://blog.csdn.net/wordwarwordwar/article/details/77150983       ...

http://www.openhw.org/module/forum/thread-644643-1-1.html         Place the Verilog constraint immediately before the module or instantiation .          Specify the Verilog constraint as follows:...

1、陷波器：R=32K;c=100n;f=1/(2*pi*R*C)2、仪表放大电路：3、电源最好加个电容滤波；4、再来个不一样的电路：5、运放的单电源设计： 

(2*fH)/(m+1)&lt;=fs&lt;=(2*fL)/m；1、对一个窄带信号（可能是数字信号（就是高采样率的信号），也可能是模拟信号）做带通采样实质上是对信号在频域上以fs为间隔做频谱的复制操作。1）先以模拟信号的带通采样来说：假如信号是35-45M的信号，对模拟信号进行带通采样必须先给模拟信号带通滤波，然后再按照相应的频率采样就可以了，如果要在数字域恢复原信号时域波形，只需要插值、带...