week3记录 9/16 周日熟悉github用法,尝试把我的代码pull上去逛阳哥的github账号, github 网站也有快捷键哦 shift+/ 可以查看具体用法github网站响应缓慢解决办法：为了提高速度，可以使用HOSTS加速对Github网站加载的资源网站域名解析。具体做法：修改 C:\Windows\System32\drivers\etc 中的host...
谈性格 自我评价一下,性格特质中缺少勇敢和专注.1.勇敢 由于之前身体状况差,做事一直畏首畏尾,害怕自己再出现问题. 静下心来想想看,都已经是七年之前的事情了.大四行将毕业,以后要更勇敢,把身体练得棒棒的,敢打敢拼,不再畏缩.2.专注 脑袋中的想法太多,可是时间和精力毕竟是有限的.就像四川集全省之力建设省会一样,抓住最为重要的事情,ALL IN CS.把次要的事情全都剔除.听师兄讲...
中秋节进度 ///-----------------------------------9.16--------uart.fifo-------------浪费了大把的时间在百度上寻找参考资料.不可取.1.这等于放弃了独立思考,一味依赖于他人.2.百度上的资料,代码质量参差不齐,这样一个一个的看十分浪费时间.不如抓住固定的高质量输出者,比如crazybingo,特权同学,官方的教程,以
中秋游记 中秋节三天假，和研孩子一起玩了一个晚上加一整天。大二一年都没怎么出门逛过，不妨回顾一下本次经历。这次的花费全程AA。先由一个人付，等回来了再分钱，这种模式比去云南那次一人付一次要好的多。周三的目的是去狮子桥吃吃吃。坐校车赶上晚高峰，一路走走停停给我的感受很不好，想在家里从来都是自行车代步，城市里拥挤的生活要慢慢的适应啊。下车后就是走走走。走在老街区里，感觉两侧的房子没什么特点，街道也蛮拥挤
<自己动手写CPU>章七至章九总结 章七至章九总结 1.这几章多为具体指令的实现,基本的原理没有什么变化,重复性很强,属于一通百通型.2.涉及到的一些概念: 乘加器: 在数字信号处理的滤波器、FFT、卷积及各种矢量运算中，由于要执行Σb(n)*x(n - k) 一类的运算，这类运算的乘法和加法总是同时出现，因此DSP中就希望将乘法器和加法器相结合，在一个时钟周期完成一次乘、加运算，并且累加乘法运算的结果
第一阶段学习总结.章一至章六 第一阶段学习总结.章一至章六一.第一次了解Ubuntu相关的知识.原来只是粗略的用过Redhat. 等有空可以补充学一些操作系统相关的知识.二.处理器系统构成方面的了解.由于正在学习微机原理,和这本书相辅相成.1.按字节寻址的方法.大端/小端模式.2.寻址方式.主要是pc相对寻址.3.具体实现一条简单指令的
<自己动手写cpu>之二总结 --睡前阅读了关于异构计算isa方面的几篇文章,感觉cpu+gpu会是一个发展方向.毕竟当前对于计算能力的要求越来越高.--一位从事病毒分析工程师的心路历程,颇有收获.---明天更新之二总结.
<自己动手写CPU>碰到的问题 1.在实现第一条指令ori的时候,读端口1,2的读操作使用的是组合逻辑,而写端口使用的为时序逻辑.作者特别强调了这一点.可是我不清楚这是为什么?问题的关键是在组合逻辑和时序逻辑的区分吗?? 套用书本上的话组合逻辑的输出仅与当前的输入有关而时序逻辑的输出不但与输入有关，还和系统上一个状态有关?不过并不十分明白这句话在实际中代表着什么原文可见http://imgtec.eetrend.
<自己动手写CPU>之一虚拟Ubuntu安装运行 安装Ubuntu+vm 不可使用easy install模式； vm的设置里显示器的3d模式要关掉;---------------------------改用visualbox--------------------------书上提供的openrisc虚拟机,原网站已经找不到了.但是可以在百度网盘中搜到.Ubuntu安装步骤.
April.Quartus&&VerilogHDL //-----------------------进阶------------------------//1.modelsim和testbench掌握. 积累相关代码. 2.时钟逻辑相关资源的使用.4.学习官方代码.5.看handbook//---------------------
5月份FPGA总结. ///---------------------5.5---------------------------------//qu调用modelsim仿真,提示错误. check the nativelink log file.原因.1.尝试不能使用modelsim只能仿真hdl文件，不能仿真原理图。可以用file->creat/update->create hdl de
破解中的error quartus 左下方task窗口，实现各个步骤。综合 将HDL议程电路，然后对电路进行优化。一共有两步。行为建模 由输入输出关系描述的组件。 行为建模只有电路功能，没有结构。结构化建模用于实现具体结构。 可综合的verilog语法子集。常用的RTL语法结构语法。？？？？assign含义？？？ 如果不定义abc 的类型，那么将会被
上电和破解 上电顺序： 1.在FPGA板子断电的情况下，插上JTAG下载线接口 2.插上USB Blaster或者ByteBlasterII的电缆 3.插上FPGA板子的电源 下电顺序： 1. 断开FPGA板子的电源 2.断开USB Blaster或者ByteBlasterII的电缆 3.断开JTAG下载线接口 1.Er
固化程序 可以观看操作视频加深印象, 比如能生成RTL视图 tools-netlist views-rtl viewerJATG转换为AS,实现固化程序的方法.生成转换文件.file-convert 中 1.输出类型jjc 2.epcs16 3.flash loader中选择ep4c 4.SOF中输入待转换的文件路径烧写. 注意将文件切换为心inpu
下载程序 qu破解.破解时应该采用有线网卡的地址.耳机.诺基亚耳机不全部插进电脑里,声音比较清楚.tcl脚本可以达到引脚分配的目的，在quartus中一个一个分配管脚很麻烦，可能一个设计有几百个引脚，这样分配起来需要很多时间，并且容易出错。在实际应用中一般把引脚分配写到Tcl脚本中，在新建工程后点击--tools---TCL scripts--选中你的tcl文件---点击run---
testbench testbench用verilog就可形成组织形式.已经实现.按键操纵led点亮与熄灭. 模块化接口留出来了.写testbench.在项目设置里,要选取仿真工具.1.生成test文件processing-start- 找到testbench打开生成的testbench文件,根据需要编写代码.2.导入到工程当中
QU常见报错 1.Error: Top-level design entity "test" is undefined 原因：顶层模块的module名 没有和 工程名同名 解决方法：把顶层模块的 module名 改成 和工程名 同名2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port
verilog语句 Verilog HDL中的标识符( i d e n t i f i e r )可以是任意一组字母、数字、 $符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：C o u n tCOUNT / /与C o u n t不同。_ R 1 _ D 2R 5 6 _ 6 8F I V E $转义标识
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