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FPGA数字时钟（可暂停调数，含代码）
前言前段时间刚刚开始初步学习FPGA相关知识，在学习了一段时间后，利用前面所学知识，写了一个数字时钟，顺便在这里写下总结，方便理解。一.数码管原理我使用的开发板是Cyclone IV，它上面的数码管一共有6个，由于时钟显示时，每个位置数字都变化不同，所以我们要利用视觉暂留现象，显示时候只能让其中一个位显示，其他位不显示，让数码管位选信号切换的足够快，也就是说数码管对应位由亮到灭需要的时候很短，人眼就无法分清此时此刻数码管状态，使人感觉数码管一直都亮着，这样就能达到看起来，不同位置数字不同且都