Verilog中循环语句使用

• 概述
• for语句
• repeat语句
• while语句
• forever语句

1.概述

对verilog中四种循环语句进行介绍，其中for、repeat、while可综合，forever不可综合，分别介绍其语法结构并给出相应的demo code

2.Verilog中循环语句

2.1 for

for语句语法：

for(循环初始值设置表达式；循环控制条件表达式；循环控制变量增值表达式)
	begin     循环体语句结构         end

使用for语句实现的4位乘法器设计：

module Loop(A,B,R);
parameter S=4;
input[S:1] A,B;
output[2*S:1] R;
reg[2*S:1] R;
integer i;
always@(A or B)
	begin
	R=0;
	for(i=1;i<=S